一種時域-頻域并行處理的干擾檢測方法

趙大恒，王海龍，黃彥勃，張婭楠，冀云成

(1.中國電子科技集團公司第五十四研究所，河北 石家莊 050081；2.中國人民解放軍63751部隊，陜西 西安 710038;3.中國人民解放軍61768部隊，海南 三亞 572099)

0 引言

航天測控鏈路通常面臨多種干擾源和多種干擾方式組成的復雜干擾環(huán)境，很大一部分電磁頻譜都將受到嚴重污染。為保障航天測控鏈路的通暢，必須提高其抗干擾能力。

目前，國內(nèi)外大多航天測控系統(tǒng)一般都采取直接序列擴頻技術，也有系統(tǒng)采用擴跳頻混合技術來增強鏈路抗干擾能力。但這些技術基本上都是屬于“盲抗干擾”方式，其抗干擾能力有一定限度，一般都是在系統(tǒng)設計之初確定，不能輕易改變或僅能做有限改變。一旦對方干擾機采取的針對性干擾超出其干擾容限難免導致通信中斷。在未來的戰(zhàn)場上要保證測控鏈路可靠性，必須發(fā)展新的智能化的抗干擾測控技術來應對對方的各種干擾手段，要求測控系統(tǒng)的干擾檢測與抗干擾一體化設計，才能保證測控鏈路抗干擾具有針對性和實時性。因此，研究測控鏈路干擾檢測技術對提升測控鏈路的生存能力有著重要意義。

1 時域-頻域并行處理的干擾檢測方法概述

經(jīng)典的干擾檢測算法有能量檢測法 (包括時域能量檢測法[1-2]、頻域能量檢測法[3-4])、特征值法[5-6]、循環(huán)平穩(wěn)法[6-8]、小波變換法[9]以及熵檢測法[10]等，經(jīng)典的干擾檢測算法優(yōu)缺點如表1所示。

表1 經(jīng)典干擾檢測算法優(yōu)缺點

航天測控鏈路工作頻率范圍覆蓋1～40 GHz,主要面臨脈沖、單音、梳狀、阻塞窄帶、噪聲調(diào)制以及其他設備的調(diào)制體制(如BPSK、QPSK、MFSK)等多種干擾類型的干擾，針對航天測控鏈路所需檢測的干擾類型多、檢測頻段寬、實時性高及檢測門限低等特點，將在能量檢測算法、基于多相FFT濾波處理的頻譜信道化方法基礎上優(yōu)化進行，形成基于多相FFT濾波信道化-能量檢測相結合的、時域頻域并行處理的寬頻段干擾信號快速檢測算法。

時域-頻域并行處理干擾檢測算法流程如圖1所示。針對脈沖干擾瞬時功率大、平均功率低的特點，在時域對脈沖干擾進行檢測；連續(xù)波干擾、突發(fā)干擾在頻域進行檢測。時域-頻域并行處理干擾檢測算法流程如圖1所示。

寬帶信號經(jīng)過高速AD采樣后，送入FPGA，經(jīng)過下變頻后在時域進行脈沖干擾存在性檢測；同時將采樣信號進行多相FFT處理，將寬帶信號分成多個子頻帶，在頻域同時對多個子頻帶進行干擾存在性檢測。

圖1 時域-頻域并行處理干擾檢測算法流程圖Fig.1 Interference detection parallel processing algorithm in time domain and frequence domin

2 基于動態(tài)門限的時域脈沖干擾檢測方法

工程應用時，脈沖干擾功率變化迅速，為防止干擾功率過大對系統(tǒng)造成損壞，需要實時對信道增益進行控制(AGC)，這樣導致采樣信號的噪底實時變化，需要對噪底進行實時估計，生成動態(tài)參考門限進行脈沖干擾檢測。脈沖干擾檢測步驟如下：

步驟1：采樣信號送入FPGA后，先下變頻至零中頻；

步驟2：對下變頻的信號在時域求能量P=I2+Q2;

步驟3：將T1長度的時域信號能量累加在一起，連續(xù)求取N段Psum1,Psum2,...,PsumN,其中最小值為噪底，用于求檢測參考門限；

步驟4：將時域采樣點信號能量與參考門限進行比較，大于門限判為有干擾信號；

步驟5：重復步驟2～4。

脈沖干擾檢測流程如圖2所示。

圖2 脈沖干擾時域檢測法流程圖Fig.2 Time domain detection method for pulse interference

3 基于多相FFT與區(qū)域能量檢測的干擾信號檢測方法

3.1 多相FFT技術

航天測控鏈路需要對寬廣的頻帶進行干擾檢測,從檢測頻譜分辨率、FPGA資源利用及程序穩(wěn)定性等角度出發(fā)，將大點數(shù)FFT用多個小點數(shù)FFT實現(xiàn)。多相FFT技術是采用多相FFT算法的新型數(shù)字信道化接收機，將大點數(shù)的FFT分解為多個小點數(shù)的FFT的并行運算，可有效提高FFT算法的并行度，具有高效率、低資源消耗的特點。

圖3為多相FFT結構的算法模塊，它也可以實現(xiàn)較理想的數(shù)字信道化接收機系統(tǒng)。式(1)為實現(xiàn)圖3法結構的數(shù)學推導。

(1)

圖3 多相FFT算法結構Fig.3 Algorithm structure of multiphase FFT

圖3中，一幀數(shù)據(jù)(長度為N)被抽取為p路，每路q個點，加窗后通過q點的FFT模塊后再進行q點串行p路并行的合成濾波，其中第i路的合成濾波器結構如圖4所示。合成濾波器以先進先出方式，q點串行p路并行輸入輸出。

圖4 合成濾波器結構Fig.4 Algorithm structure of synthetic filter

3.2 寬頻段上的干擾信號快速檢測方法

工程上單次檢測的帶寬為2 GHz,可將該頻帶分成多個子頻帶，并行在多個子頻帶上進行干擾信號快速檢測?；诙嘞郌FT技術與能量檢測相結合的干擾信號快速檢測算法的流程如圖5所示。具體步驟如下。

步驟1：2 GHz帶寬的信號經(jīng)高速AD采樣后，在FPGA中對中頻信號下變頻，將采樣的信號變?yōu)镮、Q兩路；

步驟2：經(jīng)過低通濾波器后進行抽取，采樣率將變?yōu)樵蓸勇实囊话耄?/p>

步驟3：采用多相FFT技術，進行262 144點FFT變換，將寬頻帶變?yōu)镹個子頻帶；

步驟4：在子頻帶上對FFT結果求能量，進行多次非相干累加；

步驟5：將累加后的頻譜每3個頻點加到一起，進行譜對消；

步驟6：對非相干累加的結果及譜對消后的結果進行聯(lián)合檢測，完成干擾信號存在性檢測。

通過多相FFT技術，將大點數(shù)FFT用多個小點數(shù)FFT實現(xiàn)(如將262 444點FFT用16個16 384點的FFT實現(xiàn))，同時2 GHz帶寬(采樣率5 GHz)的頻譜將被分解成32個156.25 MHz的子頻帶，頻域求每個頻點的能量，將多次FFT的結果進行非相干累加，然后通過能量檢測法在32個子頻帶上并行進行能量檢測，2 GHz的頻段需要100 ms的檢測時間，從而完成超寬頻段上的干擾快速檢測。

圖5 寬頻段干擾信號快速檢測算法的流程圖Fig.5 Flow chart of fast detection algorithm for wideband interference signal

4 干擾檢測能力試驗、檢測結果分析

針對所提的時域頻域并行處理干擾檢測方法，通過搭建試驗環(huán)境的方式驗證其性能。試驗設備包括干擾源、信號源、衰減器、低噪聲放大器、濾波器、頻譜儀及干擾檢測終端等。

干擾信號類型包括BPSK、噪聲調(diào)頻、單音、脈沖及梳狀干擾等。干擾信號頻率在0.2～2.2 GHz,干擾檢測終端采樣率5 GHz。在不同的干噪比下進行干擾檢測試驗，對待檢測的各種干擾情況采用圖6所示的試驗測試框圖進行連接，進行1 000次測試試驗。

圖6 試驗測試框圖Fig.6 Test block diagram

測試1：干擾信號形式為BPSK信號，信號中心頻率在1 268.6 MHz。帶寬分別為2 MHz、1 MHz、200 kHz、50 kHz的BPSK信號在不同的Eb/N0下的檢測概率如圖7所示。由圖7可以看出，對于帶寬大于50 kHz的BPSK干擾信號，在Eb/N0>0 dB時，檢測概率大于90%;Eb/N0>1 dB時，檢測概率大于95%。

測試2：干擾信號形式為噪聲調(diào)頻信號，信號中心頻率在1 268.6 MHz。帶寬分別為20 MHz、2 MHz的噪聲調(diào)頻信號在不同的干噪比下的檢測概率如圖8所示。由圖8可以看出，在Eb/N0=0 dB時，對于2 MHz、20 MHz的噪聲調(diào)頻信號，檢測概率達到90%以上。

圖7 BPSK干擾信號檢測概率Fig.7 Detection probability of BPSK interference signal

測試3：干擾信號形式為單音信號，信號中心頻率在1 268.6 MHz，單音信號在不同的載噪比下的檢測概率如圖9所示。由圖9可以看出，在C/N0為40 dBHz時，檢測概率達到95%以上。

測試4：干擾信號形式為梳狀干擾，信號中心頻率在1 268.6 MHz，譜間隔分別為200 kHz、100 kHz的梳狀信號在不同的干噪比下的檢測概率如圖10所示。由圖10可以看出，在Eb/N0=1 dB時，檢測概率達到95%以上。

測試5：信號中心頻率在1 268.6 MHz，占空比分別為1：1000、1：500、1：200的、周期為1 s的脈沖信號在不同的載噪比下的檢測概率如圖11所示。由圖11可以看出，在C/N0為49 dBHz時，檢測概率達到95%以上。

圖11 脈沖干擾信號檢測概率Fig.11 Detection probability of pulse signal

5 FPGA資源消耗

Xilinx公司自帶的FFT核采用串行結構，若信號帶寬為2 GHz,經(jīng)過下變頻，數(shù)據(jù)速率變?yōu)镮、Q兩路后，信號帶寬變?yōu)? GHz，根據(jù)采樣定理，則FFT數(shù)據(jù)處理時鐘需要達到2 GHz以上，如此高速的時鐘，F(xiàn)PGA芯片無法實現(xiàn)。此外FPGA芯片的FFT核運算時沒有動態(tài)截位算法，造成中間過程數(shù)據(jù)位寬大、資源消耗大，導致內(nèi)部DSP、BlockRAM資源占用消耗均大于文中設計的并行FFT核算法。

時域-頻域并行處理干擾檢測方法的FPGA資源消耗主要由3個算法模塊構成：多相FFT算法、時域干擾檢測算法和頻域干擾檢測算法。時頻域并行處理的干擾檢測方法與傳統(tǒng)干擾的能量檢測算法的資源消耗對比如表2所示(芯片選型為：XilinxV7-690T)。從表2可以看出，時域-頻域并行干擾檢測算法消耗的FPGA資源低于傳統(tǒng)能量檢測算法消耗資源的65%。

表2 FPGA資源消耗表

6 結論

時域-頻域并行干擾檢測方法的優(yōu)點是干擾檢測速度快、檢測干擾種類多、適應寬頻段、檢測門限低、消耗的FPGA資源少、易于實現(xiàn)，能夠同時處理多個干擾，有能力對變化的干擾環(huán)境快速反應。時域-頻域并行快速干擾檢測方法為后續(xù)抗干擾策略的制定提供了依據(jù)，提高了航天測控鏈路的生存能力。