集成電路模擬開(kāi)關(guān)測(cè)試方法探討

張國(guó)強(qiáng)，楊國(guó)牛

（1.西安明德理工學(xué)院，陜西 西安 710124；2.西安西谷微電子有限責(zé)任公司，陜西 西安 710124）

0 引言

模擬開(kāi)關(guān)是一種重要的器件[1]，應(yīng)用范圍較廣，可應(yīng)用到音頻和視頻回路，以及自動(dòng)測(cè)試設(shè)備、數(shù)據(jù)采集系統(tǒng)、電池供電系統(tǒng)、采樣保持系統(tǒng)、通信系統(tǒng)和航空電子設(shè)備等設(shè)備與系統(tǒng)中，在多路被測(cè)信號(hào)共用一路A/D轉(zhuǎn)換器的數(shù)據(jù)采集系統(tǒng)中，通常用來(lái)將多路被測(cè)信號(hào)分別傳送到A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換，以便計(jì)算機(jī)能對(duì)多路被測(cè)信號(hào)進(jìn)行處理。電子多路開(kāi)關(guān)根據(jù)其結(jié)構(gòu)可分為雙極型晶體管開(kāi)關(guān)、場(chǎng)效應(yīng)晶體管開(kāi)關(guān)和集成電路開(kāi)關(guān)3種類型。在過(guò)去的使用中，單片集成COMS模擬開(kāi)關(guān)一直是切換（路由）和開(kāi)關(guān)模擬信號(hào)的首選器件，這種開(kāi)關(guān)由一個(gè)P溝道和一個(gè)N溝道MOSFET并聯(lián)而成，柵極受外部驅(qū)動(dòng)電路控制，構(gòu)成一個(gè)寄生參數(shù)小、可雙向?qū)ǖ牡碗娮栝_(kāi)關(guān)器件[2]。大多數(shù)電子元器件的失效率隨時(shí)間變化的過(guò)程可以用浴盆曲線進(jìn)行描述，早期的失效率隨時(shí)間的增加而迅速下降，使用壽命期內(nèi)失效率基本不變[3]。

具有高可靠性的電子元器件是通過(guò)設(shè)計(jì)并生產(chǎn)出來(lái)的，但是再好的生產(chǎn)控制程序和生產(chǎn)工藝也無(wú)法避免質(zhì)量問(wèn)題的存在。電子元器件的二次篩選已經(jīng)被證明是有效保障電子元器件可靠性的重要手段。它能夠?qū)⑵渲杏袧撛谌毕莸脑缙谑Мa(chǎn)品剔除，從而保證電子產(chǎn)品最終使用的可靠性，還可以評(píng)估和比較不同產(chǎn)品的質(zhì)量和可靠性[4-5]。因此需要對(duì)集成電路模擬開(kāi)關(guān)進(jìn)行一系列的可靠性試驗(yàn)，其中的電參數(shù)測(cè)試是非常重要的一環(huán)，也是提高產(chǎn)品可靠性的一種非常有效的手段。

1 模擬開(kāi)關(guān)測(cè)試的理論方法

1.1 電源電流測(cè)試

在器件資料規(guī)定的環(huán)境溫度下，將器件接入測(cè)試系統(tǒng)中，施加器件資料中規(guī)定的電源電壓VDD、VSS。輸入輸出端施加資料規(guī)定的條件，測(cè)量流過(guò)VDD端的電流即為IDD，測(cè)量流過(guò)VSS端的電流即為ISS。如圖1所示。

圖1 電源電流測(cè)試

1.2 導(dǎo)通電阻測(cè)試

在器件資料規(guī)定的環(huán)境溫度下，將器件接入測(cè)試系統(tǒng)中，電源腳施加器件資料中規(guī)定的電源電壓，加上規(guī)定的控制信號(hào)，使被測(cè)開(kāi)關(guān)通路接通，然后再按照器件資料的規(guī)定，將S端（源極）模擬輸入電壓調(diào)至規(guī)定值VS，將D端（漏極）電流源電流調(diào)至IS；在被測(cè)器件D端（漏極）測(cè)出模擬輸出電壓VD。由式RON=（VS-VD）/IS求出模擬開(kāi)關(guān)的導(dǎo)通電阻，如圖2所示。

圖2 導(dǎo)通電阻測(cè)試

1.3 I S（OFF）、 I D（OFF）測(cè)試

在器件資料規(guī)定的環(huán)境溫度下，將器件接入測(cè)試系統(tǒng)中，施加器件資料中規(guī)定的電源電壓，加上規(guī)定的控制信號(hào)，使被測(cè)開(kāi)關(guān)通路全部處于截止?fàn)顟B(tài)，按照器件資料的規(guī)定，將S端模擬輸入電壓和D端模擬輸入電壓調(diào)至規(guī)定值，測(cè)出流經(jīng)被測(cè)S端的電流，即為IS（OFF），測(cè)出流經(jīng)被測(cè)D端的電流，即為ID（OFF）。如圖3所示。

圖3 單路I S（OFF）、I D（OFF）測(cè)試

若被測(cè)器件為多路模擬開(kāi)關(guān)，需將非被測(cè)S端和D端短路對(duì)每個(gè)開(kāi)關(guān)通路進(jìn)行IS（OFF）測(cè)試。如圖4所示。

圖4 多路I S（OFF）測(cè)試

1.4 I D（ON）測(cè)試

在器件資料規(guī)定的環(huán)境溫度下，將器件接入測(cè)試系統(tǒng)中，施加器件資料中規(guī)定的電源電壓，加上規(guī)定的控制信號(hào)，使被測(cè)開(kāi)關(guān)通路處于導(dǎo)通狀態(tài)，按照器件資料的規(guī)定，將S端模擬輸入電壓調(diào)至規(guī)定值，測(cè)出從S端流出的電流即為ID（ON）。如圖5所示。

圖5 單路I D（ON）測(cè)試

在導(dǎo)通通路與截止通路之間需加上規(guī)定的電壓，分別對(duì)每個(gè)開(kāi)關(guān)通路進(jìn)行ID（ON）測(cè)試，如圖6所示。

圖6 多路I D（ON）測(cè)試

1.5 輸入電流測(cè)試

在器件資料規(guī)定的環(huán)境溫度下，將器件接入測(cè)試系統(tǒng)中，施加器件資料中規(guī)定的電源電壓。邏輯輸入端施加資料規(guī)定低電平電壓的條件，測(cè)量流過(guò)邏輯端的電流即為IINL，邏輯輸入端施加資料規(guī)定高電平電壓的條件，測(cè)量流過(guò)邏輯端的電流即為IINH。如圖7所示。

圖7 輸入電流測(cè)試

2 實(shí)際中存在的問(wèn)題和難點(diǎn)

2.1 導(dǎo)通電阻偏差大

在實(shí)際測(cè)試中，器件測(cè)試出的導(dǎo)通電阻值會(huì)比資料中標(biāo)注的典型值偏大，這是因?yàn)椋趯?shí)際的測(cè)試中器件與設(shè)備的多重轉(zhuǎn)接導(dǎo)致接插件的接觸電阻會(huì)計(jì)算在測(cè)試值中。例如：Analog Devices公司的ADG702BRM，導(dǎo)通電阻在常溫25℃下要求最大為3Ω，典型值為2Ω。

2.2 S、D端漏電流測(cè)試不準(zhǔn)確

器件的內(nèi)部通道是由一個(gè)P溝道和一個(gè)N溝道MOSFET并聯(lián)而成，柵極受外部驅(qū)動(dòng)電路控制，構(gòu)成一個(gè)寄生參數(shù)小，可雙向?qū)ǖ牡碗娮栝_(kāi)關(guān)器件，如圖8所示。

圖8 模擬開(kāi)關(guān)內(nèi)部結(jié)構(gòu)圖

3 實(shí)際中模擬開(kāi)關(guān)的測(cè)試

由于模擬開(kāi)關(guān)在實(shí)際測(cè)試中器件與測(cè)試設(shè)備必然存在多次接插件的轉(zhuǎn)接，所以我們?cè)跍y(cè)試時(shí)應(yīng)該使用開(kāi)爾文測(cè)試法[6]，如圖9所示。開(kāi)爾文測(cè)試連接有兩個(gè)要求：1）對(duì)于每個(gè)測(cè)試點(diǎn)都有一條激勵(lì)線F和一條檢測(cè)線S，二者嚴(yán)格分開(kāi)，各自構(gòu)成獨(dú)立回路；2）S線必須接到一個(gè)有極高輸入阻抗的測(cè)試回路上，使流過(guò)檢測(cè)線S的電流極小，近似為零。

圖9 開(kāi)爾文測(cè)試

按照作用和電位的高低，這4條線分別被稱為高電位施加線（HF）、低電位施加線（LF）、高電位檢測(cè)線（HS）和低電位檢測(cè)線（LS）。圖9中r表示引線電阻和探針與測(cè)試點(diǎn)的接觸電阻之和。由于流過(guò)測(cè)試回路的電流為零，在r3、r4上的壓降也為零，而激勵(lì)電流I在r1、r2上的壓降不影響I在被測(cè)電阻上的壓降，所以電壓表可以準(zhǔn)確地測(cè)出Rt兩端的電壓值，從而準(zhǔn)確地測(cè)量出Rt的阻值。測(cè)試結(jié)果和r無(wú)關(guān)，有效地減小了測(cè)量誤差。

由于器件內(nèi)部是MOSFET結(jié)構(gòu)，因此漏電流一般都是nA級(jí)的微小電流，如果用設(shè)備直接進(jìn)行加壓測(cè)流，則目前的設(shè)備是沒(méi)有辦法直接測(cè)量nA級(jí)的電流，因此需要使用輔助回路進(jìn)行測(cè)試，如圖10所示。

圖10 漏電流輔助測(cè)試回路

由公式：I=（VO-VI）/R2，可以計(jì)算出漏電流，對(duì)于多路模擬開(kāi)關(guān)，可以通過(guò)繼電器多次切換到輔助回路進(jìn)行測(cè)量。

4 結(jié)束語(yǔ)

電子元器件的測(cè)試是有效保障電子元器件可靠性的重要手段。在模擬開(kāi)關(guān)的測(cè)試中，前期設(shè)計(jì)測(cè)試回路與DUT板時(shí)需要考慮開(kāi)爾文連接點(diǎn)的選擇，盡量地減少因?yàn)榻佑|電阻或者連接線內(nèi)阻引起導(dǎo)通電阻的偏差，減小因測(cè)試夾具和測(cè)試回路引入的漏電流，以保證測(cè)試結(jié)果的準(zhǔn)確性。