近場通信卡超高數(shù)據(jù)速率解調(diào)解碼電路的實(shí)現(xiàn)

曾素馨，肖時茂

(1.中國科學(xué)院微電子研究所智能感知研發(fā)中心，北京 100029；2.中國科學(xué)院大學(xué)電子電氣與通信工程學(xué)院，北京 100049；3.南京中科微電子有限公司，南京 210018)

NFCIP-1標(biāo)準(zhǔn)和早期ISO/IEC 14443協(xié)議規(guī)定的數(shù)據(jù)傳輸速率最高達(dá)848 Kbps，隨著芯片存儲容量不斷加大，近距離無線通信技術(shù)(near field communication，NFC)通信要求在低功耗的同時追求更高的數(shù)據(jù)速率。后來的ISO/IEC 14443 VHBR修正案[1]提出2ASK解調(diào)的理論最高速率能達(dá)到6.78 Mbps，英飛凌[2]在此基礎(chǔ)上提出了超高數(shù)據(jù)速率(very high bit rate, VHBR)技術(shù)，使得近場通信技術(shù)能兼容更高的通信速率。文獻(xiàn)[3]提出2ASK實(shí)現(xiàn)6.78 Mbps傳輸速率對天線等結(jié)構(gòu)的要求很高，且有較高誤碼率，并不適用于實(shí)際應(yīng)用；文獻(xiàn)[4]中的m-ASK方法需要電路能精確地檢測多種信號幅度，相比于2ASK方式，需要增加電路來補(bǔ)償幅度的非線性失真，還可能會影響電源的穩(wěn)定性；m-PSK方法在VHBR修正案中，理論最高速率可以達(dá)到27.12 Mbps，但接收器設(shè)計對相位噪聲、碼間串?dāng)_等問題的處理要求很高，在以低功耗、低成本為優(yōu)勢的NFC實(shí)際應(yīng)用中競爭力并不強(qiáng)。為改進(jìn)基于PICC接收電路，使接收數(shù)據(jù)速率可以覆蓋標(biāo)準(zhǔn)的106～848 Kbps以及VHBR修正案中1.70 Mbps和3.39 Mbps要求，以適用于大多數(shù)NFC通信場景，現(xiàn)將先分析接收原理，再給出對應(yīng)的改進(jìn)方案。

1 電路原理及結(jié)構(gòu)設(shè)計

NFC應(yīng)用中，VHBR主要通過提升符號速率或增加每個符號表示的比特數(shù)兩種方式實(shí)現(xiàn)。如文獻(xiàn)[1,4]提到，每符號多比特的m-ASK，m-PSK方法會較大增加硬件復(fù)雜度和功耗，同時也不利于與標(biāo)準(zhǔn)106～848 Kbps速率電路兼容，故采用2ASK方法，通過第一種提升符號速率的方式來實(shí)現(xiàn)。部分VHBR對應(yīng)的符號持續(xù)時間和符號速率如表1所示，其中fc為載波頻率，近場通信應(yīng)用中載波頻率為13.56 MHz。

表1 2ASK符號持續(xù)時間與速率

數(shù)據(jù)傳輸過程中，為正確恢復(fù)發(fā)送端信號，接收機(jī)需要找到每個符號的起止時刻，從而在符號中間最佳采樣點(diǎn)處進(jìn)行采樣判決。由于信號傳輸過程中的時延τ未知，接收與發(fā)射信號的時鐘也不同步，在接收端需要同步處理來得到正確的同步時鐘。無線通信中，常用全數(shù)字方式的定時恢復(fù)[5]，先是由固定采樣率的本地時鐘對接收信號進(jìn)行采樣，再將采樣后的信號經(jīng)過全數(shù)字處理實(shí)現(xiàn)定時恢復(fù)，此種方式對本地時鐘的要求更低[6]，且便于實(shí)現(xiàn)?；趯⒔邮招盘柊幢镜貢r鐘采樣，再用全數(shù)字方式實(shí)現(xiàn)定時恢復(fù)的思路，設(shè)計電路模塊簡圖如圖1所示。

圖1 基于幅移鍵控的超高速率接收器

帶通ASK調(diào)制信號r(t)表示為

r(t)=A(t)ej(2πfct+φ)

(1)

式(1)中：A(t)、φ分別為接收信號的幅度和相位。

調(diào)制信號r(t)由天線接收，進(jìn)入模擬前端，首先送入載波恢復(fù)電路，由載波恢復(fù)電路提取載波，送入正交混頻器相乘，再經(jīng)由低通濾波器濾去倍頻項(xiàng)，可變增益放大器(VGA)補(bǔ)償接收增益，得到模擬基帶信號x(t)，由數(shù)模轉(zhuǎn)換器(A/D)按恢復(fù)的載波分頻得到的采樣時鐘對x(t)進(jìn)行采樣，采樣頻率為fs=fc/2。采樣得到的基帶信號送給數(shù)字電路做信號處理[7]。由于信號在A/D的采樣率與符號時序并不同步，不能保證在最佳采樣點(diǎn)進(jìn)行采樣，需要定時恢復(fù)電路(timing recovery circuit，TRC)來提取正確的定時信息，按符號速率對信號重新采樣，從而準(zhǔn)確地恢復(fù)原始發(fā)送數(shù)據(jù)[8]。TRC與載波恢復(fù)獨(dú)立，不受載波相位的影響[9]。TRC是接收端正確判決數(shù)據(jù)的基礎(chǔ)，也是影響系統(tǒng)誤碼率的重要因素，其性能的好壞直接影響整個通信系統(tǒng)的性能。

2 TRC

定時恢復(fù)電路有數(shù)?；旌稀⑷珨?shù)字等實(shí)現(xiàn)方式，其中全數(shù)字實(shí)現(xiàn)的方式更加節(jié)省資源與功耗；從設(shè)計結(jié)構(gòu)上來說，有反饋(feedback)和前饋(feedforward)兩種，其中前饋方式收斂快但精度較低，適用于突發(fā)通信，不適用于NFC中連續(xù)傳輸模式通信，故采用定時精度更高的反饋結(jié)構(gòu)。全數(shù)字方式實(shí)現(xiàn)的定時恢復(fù)電路結(jié)構(gòu)示意圖如圖2所示。

從模擬前端來的數(shù)字基帶信號進(jìn)入定時恢復(fù)電路，由于對信號x(t)的采樣速率固定為fs=fc/2，與符號速率不同步，需要通過插值來調(diào)整定時，此后對插值的結(jié)果計算定時的誤差，通過反饋通路來調(diào)整下一次的插值點(diǎn)，直到時鐘同步。

插值器(interpolator)本質(zhì)上是一種低通濾波器[8]，其在信號值上而不是時鐘上進(jìn)行插值。假設(shè)信號采樣間隔為Ts，插值器的采樣間隔為Ti，第k個插值器采樣點(diǎn)的基本指針為mk，分?jǐn)?shù)指針為μk，插值濾波器系統(tǒng)函數(shù)為hI，插值濾波器的標(biāo)號為i。根據(jù)文獻(xiàn)[5]的插值算法推導(dǎo)，第k個符號插值點(diǎn)的計算可以表示為

(2)

式(2)中：I=I2-I1+1為濾波器長度；基本指針mk指示信號的采樣點(diǎn)，分?jǐn)?shù)部分μk指示濾波器的采樣點(diǎn)。插值器采用線性濾波函數(shù)，即

(3)

式(2)和式(3)中各參數(shù)滿足

(4)

式(4)中：int(z)為不超過z的最大整數(shù)。

定時誤差檢測(timing error detector，TED)用于檢測定時誤差，確定正確的插值間隔。傳統(tǒng)的波差法(wave difference method，WDM)等方法[5]在每個符號中需要有4個采樣點(diǎn)，而Gardner算法將其減至每符號兩個采樣點(diǎn)，提高了電路的效率。TED采用典型的Gardner算法[5,10]，此時定時恢復(fù)與載波相位是獨(dú)立的。Gardner TED對每個符號有兩個采樣點(diǎn)，一個對應(yīng)符號內(nèi)最佳采樣點(diǎn)，一個為相鄰最佳采樣點(diǎn)中間時刻的內(nèi)插值，即中間采樣點(diǎn)。

假設(shè)e(r)為第r個符號的定時誤差，可以表示為

(5)

式(5)中：yI為同相分量；yQ為正交分量。

其中基帶信號插值y(r)受傳輸時延和隨機(jī)噪聲影響，可以表示為

(6)

圖3 采樣位置

計算得到的定時誤差e(r)序列進(jìn)入環(huán)路濾波器(digital loop filter，DLF)，輸入噪聲及高頻分量被抑制，序列平滑處理后，得到用于調(diào)整定時誤差校正電路的控制字W(mk)。在沒有定時誤差時，理論上e(r)=0，環(huán)路濾波器的輸出也為0；而實(shí)際由于噪聲的存在，環(huán)路濾波器的輸出為噪聲信號，從而引起TED定時抖動[11-12]，故可以在DLF輸出乘上一個小于1的環(huán)路系數(shù)G來減小定時抖動。

環(huán)路濾波器輸出的控制字進(jìn)入數(shù)字控制振蕩器(digital control oscillator，DCO)，為插值器提供計算所需的信息，即兩個相鄰的x(m)信號采樣點(diǎn)集合，由mk標(biāo)號；以及兩個濾波器采樣點(diǎn)集合，由μk標(biāo)號。插值位置的控制由模1計數(shù)器控制，其工作的平均周期為Ti，當(dāng)DCO寄存器復(fù)位重新進(jìn)入循環(huán)時即計算新的插值點(diǎn)y(kTi)。假設(shè)DCO寄存器的內(nèi)容為η(mk)，那么控制字以及μk的提取公式為

(7)

3 設(shè)計實(shí)現(xiàn)

使用MATLAB對整個接收電路建模仿真，處理長度為8 000位的隨機(jī)數(shù)據(jù)流。符號速率設(shè)置為3.39 Mbps，接收信號信噪比(signal-to-noise ratio, SNR)Eb/N0=30時，定時同步電路各模塊輸出隨r的變化如圖4所示，可見采樣位置很快穩(wěn)定在符號中間附近，定時誤差e(r)在零值附近小范圍波動；完全同步與本設(shè)計中的定時電路誤碼率隨信噪比的變化曲線如圖5所示，Eb/N0=12時，其誤碼率(bit error rate, BER)與理想曲線的差值量級在10-7，可見該電路具有較好的定時性能。

圖4 定時同步電路模塊輸出仿真

圖5 信噪比-誤碼率曲線對比

Verilog代碼實(shí)現(xiàn)該模塊，其電路仿真波形如圖6所示。

圖6 定時同步電路模塊仿真波形

在0.18 μm標(biāo)準(zhǔn)CMOS工藝下流片,芯片照片如圖7所示，設(shè)計的定時同步電路見其中的定時同步電路模塊。

圖7 NFC前端芯片照片

經(jīng)測試驗(yàn)證，整個接收器正常工作時的功耗約為5.0 mW，與參考文獻(xiàn)參數(shù)比較如表2所示。

表2 本文與現(xiàn)有參考設(shè)計的性能對比

其中開關(guān)鍵控(on-off keying, OOK)、二進(jìn)制相移鍵控(binary phase-shift keying, BPSK)均為二進(jìn)制幅移鍵控的特殊形式。通過對比可以看出，所提出的新型解調(diào)解碼電路設(shè)計在速率和能效上具有較大的性能提升。

4 結(jié)論

提出了一種新型的13.56 MHz PICC解調(diào)解碼電路設(shè)計，接收器由低功耗模擬前端解調(diào)2ASK信號，隨后由低抖動的數(shù)字TRC對信號做定時同步處理，使其能夠正確接收106 Kbps至3.39 Mbps的數(shù)據(jù)。設(shè)計最終由0.18 μm CMOS工藝流片實(shí)現(xiàn)，經(jīng)驗(yàn)證符合設(shè)計要求，能效低至147 pJ/bit，有一定的能效提升，在大多數(shù)的NFC通信場景下均適用。