唐 麗，孫紹福，張 欣，秦俊虎

(云南錫業(yè)錫材有限公司，云南 昆明 650501)

隨著集成電路制造工藝的迅猛發(fā)展，半導(dǎo)體芯片的特征尺寸不斷微型化并已經(jīng)全面進(jìn)入納米時(shí)代[1]。半導(dǎo)體元件尺寸的微型化，使保存數(shù)據(jù)的微控制單元的電荷量減少、對(duì)射線的耐受性也隨之下降，從而引發(fā)因輻照導(dǎo)致的半導(dǎo)體元件軟錯(cuò)誤率隨之上升[2]。經(jīng)研究表明，焊接材料中天然存在的鈾、釷、鉛、鉍、鈷等放射性元素會(huì)產(chǎn)生射線[3]，射線的輻射會(huì)導(dǎo)致半導(dǎo)體元件發(fā)生軟錯(cuò)誤，在納米級(jí)制造工藝條件下，軟錯(cuò)誤成為引起集成電路失效的主要原因之一[1]，并將隨著工藝的進(jìn)步而不斷惡化。因此如何提高焊錫材料的純度、去除焊錫材料的放射性元素成為中國(guó)焊錫業(yè)界的有待解決的新課題。

1 射線對(duì)半導(dǎo)體的影響種類(lèi)

1.1 單粒子效應(yīng) （SEE:single Event Effect）

在半導(dǎo)體邏輯器件內(nèi)引起的現(xiàn)象是單粒子鎖定，單粒子入射產(chǎn)生的瞬態(tài)電流會(huì)導(dǎo)致設(shè)備功能性損壞。單粒子鎖定主要發(fā)生于CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）器件中，單個(gè)帶電粒子入射產(chǎn)生的瞬態(tài)電流觸發(fā)可控硅結(jié)構(gòu)使其導(dǎo)通,由于可控硅的正反饋特性使電流不斷增大,進(jìn)入大電流再生狀態(tài),即導(dǎo)致鎖定。

另外，對(duì)于像CMOS這類(lèi)典型器件,當(dāng)鎖定電流高達(dá)安培量級(jí)時(shí),大電流導(dǎo)致器件局部溫度升高,會(huì)使器件發(fā)生永久性損壞，被稱(chēng)為SEU:Single Event latch-up。在邏輯半導(dǎo)體中常引常發(fā)的是數(shù)據(jù)反轉(zhuǎn)現(xiàn)象，被稱(chēng)為SEL:single Event up-set。

1.2 總劑量輻射效應(yīng) （TID:Total Ionizing dose）

荷電粒子或電磁波持續(xù)通過(guò)半導(dǎo)體器件而產(chǎn)生的累積效果，而引起電氣性能的劣化，并成為永久性錯(cuò)誤，稱(chēng)之為T(mén)ID:Total Ionizing dose。帶正電的α射線持續(xù)通過(guò)半導(dǎo)體元件時(shí)，在半導(dǎo)體硅中會(huì)產(chǎn)生電離累積效應(yīng)，導(dǎo)致半導(dǎo)體性能劣化，最大動(dòng)作頻率下降，半導(dǎo)體管的漏泄電流增加，使半導(dǎo)體管的極限電壓發(fā)生變化，最終導(dǎo)致存儲(chǔ)數(shù)據(jù)時(shí)間縮短。

1.3 位移損傷 （DDD:Displacement Damage Dose）

進(jìn)入半導(dǎo)體器件內(nèi)的粒子，撞擊半導(dǎo)體的原子核，像打臺(tái)球一樣將原子核彈出的現(xiàn)象，稱(chēng)為DDD:Displacement Damage Dose。

因α射線引起的位移損傷使晶格母體原子產(chǎn)生移位，晶格缺陷的產(chǎn)生同樣會(huì)導(dǎo)致半導(dǎo)體性能劣化，這一點(diǎn)與TID效應(yīng)相似。但是，TID效應(yīng)是因電荷發(fā)生的電氣性的劣化；而DDD是因粒子線與半導(dǎo)體原子的物理性碰撞而產(chǎn)生的機(jī)械與電氣性能劣化。例如硅太陽(yáng)能電池元件中不會(huì)引起TID，但是容易發(fā)生DDD，使用產(chǎn)品性能發(fā)生劣化。

1.4 線性能量傳遞(LET:Linea EnergyTransfer)

以上三種效應(yīng)，都是放射線進(jìn)入硅半導(dǎo)體元件內(nèi)部時(shí)產(chǎn)生的不良影響。放射線影響的大小，取決于放射線將多少能量給與了半導(dǎo)體、或者說(shuō)是硅半導(dǎo)體元件吸收了多少放射線的能量而決定的。一般將該指標(biāo)稱(chēng)為線能量LET:Linea EnergyTransfer；因放射線的種類(lèi)與被穿過(guò)的材料不同，LTE不同。

2 半導(dǎo)體對(duì)射線的耐受性弱化趨勢(shì)

軟錯(cuò)誤問(wèn)題的出現(xiàn)，是隨著半導(dǎo)體元器件微型化的發(fā)展而變得嚴(yán)重[4]。就存儲(chǔ)電路而言，電壓和芯片面積與錯(cuò)誤率的發(fā)生相聯(lián)度，電壓下降和芯片的微型化使引起狀態(tài)跳變所需的LET減小，從而導(dǎo)致錯(cuò)誤率上升。Hazucha等[1]指出，集成電路制造每前進(jìn)一步，芯片中每個(gè)邏輯位的軟錯(cuò)誤率將增加8%；也有研究顯示[5，6]，隨著工藝尺寸的縮減，SRAM單元的軟錯(cuò)誤率不再上升而有所降低。但從整體而言，隨著半導(dǎo)體芯片的記憶容量與數(shù)量的增加，半導(dǎo)體芯片的軟錯(cuò)誤的發(fā)生率呈上升趨勢(shì)[8]。

根據(jù)日本伊部氏研究機(jī)構(gòu)的SRAM（靜態(tài)隨機(jī)存取存儲(chǔ)器）中軟錯(cuò)誤的統(tǒng)計(jì)數(shù)據(jù)表明，半導(dǎo)體元件的軟錯(cuò)誤發(fā)生率，22nm時(shí)代比130nm時(shí)代約增加了7倍。此外，軟錯(cuò)誤中多級(jí)放大存儲(chǔ)單元的錯(cuò)誤率在130nm時(shí)僅為10%，而在22nm時(shí)代提高到了50%。

邏輯電路的軟錯(cuò)誤率一直低于存儲(chǔ)電路，但隨著制造工藝的不斷進(jìn)步，邏輯電路中發(fā)生的軟錯(cuò)誤概率也越來(lái)越大[1]。

同時(shí)，隨著近年來(lái)半導(dǎo)體元件向微型化的不斷發(fā)展，采用原始的確保累積電荷量的方式變得越來(lái)越困難，因此電子封裝時(shí)代的迅猛發(fā)展要求各封裝廠家從材料的源頭來(lái)解決因射線產(chǎn)生的軟錯(cuò)誤問(wèn)題，對(duì)高密度封裝中的連接用關(guān)鍵材料焊錫材料也提出了去射線化的課題。

3 各國(guó)錫焊料中去射線技術(shù)的發(fā)展現(xiàn)狀及發(fā)展趨勢(shì)

最早提出半導(dǎo)體元件發(fā)生軟錯(cuò)誤問(wèn)題的是以美國(guó)英特爾公司在1978年4月的國(guó)際可靠性物理討論會(huì)上發(fā)表的論點(diǎn)為開(kāi)端[4]，逐步使封裝廠家認(rèn)識(shí)并意識(shí)到α射線對(duì)封裝品質(zhì)的影響。

據(jù)調(diào)查，目前日本的大多數(shù)焊料廠家已經(jīng)不同程度地?fù)碛腥コ辽渚€的工藝技術(shù)，并且已經(jīng)處于逐步實(shí)現(xiàn)量產(chǎn)階段；臺(tái)灣的恒碩科技有限公司已成果研制出焊料射線的去除工藝；關(guān)于美國(guó)焊料制造商關(guān)于射線去除的研究進(jìn)展開(kāi)展?fàn)顩r，因焊料廠家對(duì)技術(shù)的嚴(yán)密封鎖與調(diào)查渠道有限，情況不明。

因國(guó)外焊料及封裝企業(yè)對(duì)該項(xiàng)技術(shù)的嚴(yán)密封鎖，我國(guó)對(duì)錫焊料中的射線去除技術(shù)研究與應(yīng)用尚處于起步狀態(tài)。隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，半導(dǎo)體器件的可靠性不斷的面臨新的挑戰(zhàn)，去除射線技術(shù)成為我國(guó)國(guó)內(nèi)各封裝廠家的技術(shù)新課題。

4 去除射線途徑的探究

4.1 通過(guò)結(jié)構(gòu)設(shè)計(jì)降低載流子的收集效率

美國(guó)貝爾實(shí)驗(yàn)室的處理方式，就是在P襯底上堆積P性外延層，在外延層上制作激活區(qū)域，并考慮使用襯底上雜質(zhì)濃度高（電阻率低）的外延層。因產(chǎn)生的載流子壽命短，使收集效率下降；特別是在擴(kuò)散位限下的區(qū)域載流子的壽命變得更短，所以對(duì)于降低載流子的收集效率是有效的。

但隨著電子元件封裝向集成化、微型化的發(fā)展，采用增加外延層來(lái)降低載流子收集效率、和屏蔽高能粒子的可操作空間是有限的。

4.2 增加表面涂阻擋層

研究表明[5]，靠近封裝材料的外層電路具有為內(nèi)層電路提供屏蔽誘發(fā)軟錯(cuò)誤的α粒子能力的阻擋層，可使高能粒子穿過(guò)芯片時(shí)的動(dòng)能逐漸降低，能量相對(duì)較低的粒子最終會(huì)停下來(lái)。

從理論上講，在芯片表面涂覆30μm～40μm左右的某種涂料（如：聚酰亞系的有機(jī)高分子材料），是可以阻擋α射線的。但問(wèn)題是涂覆30μm～40μm厚的涂層是非常困難的，而且除涂層厚度控制和加熱硬化等條件之外，各廠家也特別擔(dān)心涂覆后的可靠性問(wèn)題。

4.3 提高錫焊料的純度

錫焊料作為與半導(dǎo)體部件直接接觸的焊接材料，其中的射線對(duì)半導(dǎo)體發(fā)生軟錯(cuò)誤的影響的不容忽視；要解決錫焊料中射線的影響，從本質(zhì)上來(lái)講，即為最大限度地提高錫焊料的純度，減少U、Th、Pb、Bi等放射線元素的含量[3]；在理論上，認(rèn)為可采用區(qū)域熔煉法與吸附電解法。

4.3.1 區(qū)域熔煉法

區(qū)域熔煉法是[5]利用熔煉過(guò)程中因凝固界面具有吸附或排斥溶質(zhì)的作用，使雜質(zhì)在每次區(qū)熔后富集于棒料兩端，最終使棒料中部得到提純。

Pfann提出的區(qū)域熔煉提純法，使半導(dǎo)體及金屬材料（Te、Ce、Pb、Co）被提純，雖然該工藝存在產(chǎn)出效率較低的問(wèn)題，但這些成功案例使區(qū)域熔煉法應(yīng)用于Sn的凈化提純成為可能。

4.3.2 電解吸附法

吸附電解法是[7]將酸使原料錫浸出后，將該浸出液作為電解液，使用原料錫陽(yáng)極進(jìn)行電解精煉、并使雜質(zhì)的吸附材料懸浮于該電解液中進(jìn)行吸附電解精煉的方法。Pb和Bi都與Sn的電位接近，存在通過(guò)電解難以去除的問(wèn)題，可通過(guò)懸浮于電解液中的吸附材料去除；U和Th則通過(guò)電解被去除。在該工藝中，吸附材料的選用、電解工藝材料的選用及電解工藝條件的控制為關(guān)鍵點(diǎn)與難點(diǎn)；但從理論上來(lái)講，采用該項(xiàng)工藝制得U和Th的含量分別在5ppm以下、Pb和Bi的含量分別在1ppm以下、α射線計(jì)數(shù)降至0.001cph/cm2級(jí)的純度為5N以上（條件是，O、C、N、H、S、P氣體成分除外）高純度錫焊料是可能的。

5 結(jié)語(yǔ)

（1）在納米集成電路中，軟錯(cuò)誤問(wèn)題的研究稱(chēng)為集成電路設(shè)計(jì)的最前沿的方向[1]。半導(dǎo)體元件的軟錯(cuò)誤問(wèn)題日益突出[8]，在改進(jìn)封裝設(shè)計(jì)的同時(shí)，封裝材料中互聯(lián)用錫焊料的去α射線課題迫切需要解決。

（2）從理論上來(lái)講，去除連接用錫焊料中U、Th、Pb和Bi等放射性元素、提高封裝材料的純度，采用精煉、電解及區(qū)域熔煉方式是可行的，但需要進(jìn)行大量的實(shí)驗(yàn)加以研究和驗(yàn)證。