孫昊鑫，洪欽智，管武，梁利平

(1 中國科學(xué)院微電子研究所，北京 100029；2 中國科學(xué)院大學(xué)，北京 100049)(2020年1月14日收稿；2020年4月8日收修改稿)

在光通信等高速通信領(lǐng)域，電路的工作頻率已經(jīng)能夠達(dá)到十幾甚至幾十GHz。多相位時鐘生成電路被廣泛應(yīng)用在時鐘數(shù)據(jù)恢復(fù)和時間數(shù)據(jù)轉(zhuǎn)換等高速通信電路中。多相位時鐘生成電路的核心結(jié)構(gòu)一般由鎖相環(huán)(phase locked loop，PLL)或延遲鎖相環(huán)(delay locked loop，DLL)組成，PLL和DLL能夠?qū)r鐘信號和數(shù)據(jù)信號實(shí)現(xiàn)相位鎖定[1-2]。與PLL相比，DLL結(jié)構(gòu)更簡單，穩(wěn)定性更好。DLL可以分為3種類型：模擬型DLL[3]、數(shù)字型DLL[4]和數(shù)模混合型DLL[5]。模擬型DLL和數(shù)?；旌闲虳LL內(nèi)部含有電阻和電容等模擬器件，與數(shù)字器件相比，模擬器件占據(jù)更大的面積且電源噪聲和襯底噪聲會對模擬器件的性能產(chǎn)生很大的影響，此外，這2種類型的DLL設(shè)計(jì)周期長、可移植性差。而數(shù)字DLL因?yàn)槠涫褂脭?shù)字電路設(shè)計(jì)，能夠更方便地移植到其他工藝，設(shè)計(jì)時間短等優(yōu)點(diǎn)逐漸成為研究的熱點(diǎn)。

傳統(tǒng)的多相位DLL一般為2種結(jié)構(gòu)，一種為串聯(lián)多條相同的延時線，每條延時線輸出一個相位的輸出時鐘[6]；另一種為使用兩級DLL結(jié)構(gòu)，第2級DLL產(chǎn)生中間相位[7-8]。使用串聯(lián)延時線結(jié)構(gòu)的多相位DLL產(chǎn)生N個時鐘相位需要串聯(lián)N個相同的延時線，本征延時為單一延時線本征延時的N倍，分辨率也下降為單一延時線分辨率的N分之一。使用兩級DLL結(jié)構(gòu)的多相位DLL相當(dāng)于在第1級DLL的輸入輸出端并聯(lián)上額外的DLL，面積和功耗顯著增加。因此傳統(tǒng)的多相位輸出DLL大多使用模擬電路或定制電路來實(shí)現(xiàn)以提高精度，減小本征延時。

為解決模擬多相位DLL和半定制多相位DLL設(shè)計(jì)周期長，不易于移植到其他工藝，數(shù)字DLL精度不夠，本征延時大等問題，提出一種工作頻率在860 MHz～1.04 GHz，能夠產(chǎn)生21個輸出相位，使用標(biāo)準(zhǔn)單元設(shè)計(jì)的多相位ADDLL電路。針對數(shù)控延時線精度不高、本征延時大的問題做出改進(jìn)，延時線通過調(diào)整兩輸入NAND門不同的輸入信號改變延時，通過并聯(lián)BUF減小本征延時，精度可以達(dá)到2～3 ps。相位合成模塊接收2個時鐘信號產(chǎn)生中間相位，級聯(lián)多級相位合成模塊可以產(chǎn)生多個中間相位。使用相位合成模塊可以減少串聯(lián)的延時線的級數(shù)，不需要第2級DLL產(chǎn)生中間相位，簡化電路結(jié)構(gòu)，減小本征延時，提高ADDLL的工作頻率。使用基于SR鎖存器的鑒相器，解決了傳統(tǒng)鑒相器的“死區(qū)”問題。使用標(biāo)準(zhǔn)單元設(shè)計(jì)，可以有效地減少設(shè)計(jì)周期，便于結(jié)構(gòu)調(diào)整和工藝移植。

1 多相位輸出ADDLL結(jié)構(gòu)

串聯(lián)延時線結(jié)構(gòu)的多相位DLL的最后一個輸出out15與輸入時鐘進(jìn)行鑒相，當(dāng)out15延時達(dá)到一個時鐘周期時，完成相位鎖定，每條延時線輸出一個時鐘相位，由于延時線串聯(lián)，本征延時、最小調(diào)節(jié)步長相互疊加，使工作頻率下降。兩級DLL結(jié)構(gòu)的多相位DLL包含主DLL(MDLL)和子DLL(SDLL)，MDLL產(chǎn)生相位差大的輸出時鐘，SDLL接收MDLL的輸出，通過調(diào)節(jié)內(nèi)部延時線的延時達(dá)到clk1和clk2的相位鎖定，從而得到中間相位。因?yàn)镸DLL和SDLL都需要使用延時線、鑒相器、控制模塊等，電路結(jié)構(gòu)復(fù)雜，導(dǎo)致芯片面積和功耗會相應(yīng)增加。SDLL需要將2個相位差很小的時鐘信號進(jìn)行相位鎖定，必須同時具有高精度、低本征延時等特點(diǎn)，設(shè)計(jì)難度大。針對傳統(tǒng)多相位DLL電路存在的問題。本文提出的多相位DLL結(jié)構(gòu)包括數(shù)控延時線DCDL、相位合成模塊Blender、鑒相器PD、數(shù)字控制模塊FSM和二分頻模塊。輸入時鐘信號CLK_IN每經(jīng)過一條DCDL均產(chǎn)生一個中間信號，產(chǎn)生的中間信號兩兩輸入到Blender模塊中產(chǎn)生最終的輸出相位。Out[21]作為反饋時鐘輸入到PD中與CLK_IN鑒相，F(xiàn)SM根據(jù)PD的鑒相結(jié)果為UP或DOWN調(diào)整DCDL的控制碼，當(dāng)PD的輸出出現(xiàn)2次跳變或者控制碼達(dá)到最大、最小值時locked信號拉高，表示相位已經(jīng)鎖定。為防止錯誤鎖定，延時線初始延時被設(shè)置為最小，當(dāng)延時線延時大于1/2時鐘周期時，miss信號被拉高，表示DLL開始正常工作。多相位DLL結(jié)構(gòu)如圖1所示，其中圖1(a)和1(b)為傳統(tǒng)多相位DLL結(jié)構(gòu)，1(c)為本文提出的多相位DLL結(jié)構(gòu)。

與傳統(tǒng)的多相位DLL相比，本文提出的多相位ADDLL使用的串聯(lián)延時線級數(shù)減少，本征延時小，工作頻率更高；不需要第2級DLL，使用由反相器組成的Blender模塊代替，電路結(jié)構(gòu)簡單，面積功耗大大減小。

1.1 數(shù)控延時線DCDL

數(shù)控延時線用來調(diào)節(jié)時鐘信號的延時大小。因?yàn)槎嘞辔籇LL要求延時線精度高，本征延時小，所以延時線一般都采用全定制電路設(shè)計(jì)。通過對延時線的結(jié)構(gòu)和其中MOS管的大小進(jìn)行精確設(shè)計(jì)控制延時線的本征延時和精度，分為電壓控制延時線[6]和電流控制延時線[9-10]。使用標(biāo)準(zhǔn)單元組成的延時線可以通過調(diào)整負(fù)載電容(插入dummy)的方式調(diào)整延時[11]，但是這種結(jié)構(gòu)的延時線本征延時大，不適于應(yīng)用在多相位DLL中。本文使用的由標(biāo)準(zhǔn)單元組成的高精度延時線如圖2所示。

圖2 延時線結(jié)構(gòu)

延時線由反相器INV、與非門NAND2和緩沖器BUF組成。NAND2的控制碼EN0-EN15調(diào)整延時線的負(fù)載電容，從而調(diào)整延時線的延時。并聯(lián)更多的NAND2門能夠提供更大的延時調(diào)節(jié)范圍，同時也會消耗更大的面積、增加本征延時。在輸入輸出端并聯(lián)BUF可以減少延時線的本征延時。根據(jù)不同的工作頻率，在設(shè)計(jì)過程中可以對并聯(lián)的NAND2門的個數(shù)和并聯(lián)的BUF門個數(shù)進(jìn)行調(diào)整。本文使用并聯(lián)16個NAND2門和1個BUF門的延時線。若并聯(lián)1個BUF的2個INV延時為2tinv，控制碼為0時NAND2門提供的延時為t1，控制碼為1時NAND2門提供的延時為t2。當(dāng)EN0-EN15為16′h0000時，延時線的延時最小為2tinv+16t1；當(dāng)EN0-EN15為16′hffff時，延時線的延時最大為2tinv+16t2。

1.2 相位合成模塊Blender

串聯(lián)多條延時線的多相位DLL本征延時大，工作頻率低。使用兩級DLL結(jié)構(gòu)，功耗和面積顯著增加，并且第2級DLL需要特殊設(shè)計(jì)，以滿足其對2個相鄰的、相位差很小的時鐘信號的鎖定?？紤]到以上情況，本文提出的多相位DLL使用相位合成模塊產(chǎn)生多相位時鐘，擁有本征延時低、面積小、功耗低等優(yōu)點(diǎn)。相位合成模塊[12]如圖3所示。

圖3 相位合成模塊

CLK2為CLK1經(jīng)過一級DCDL之后的輸出信號。將CLK1和CLK2接入相位合成模塊。CLK1和CLK2經(jīng)過相同的延時分別得到信號A和信號C。信號B由CLK1和CLK2共同驅(qū)動，則信號B的相位位于信號A和信號C之間。將信號A和信號B、信號B和信號C作為輸入連接相同的結(jié)構(gòu)，可以得到不同相位的輸出out1～out5?？梢约壜?lián)相位合成模塊以生成更多的輸出相位。

1.3 鑒相器PD

鑒相器是DLL的最核心部分之一，鑒相器和延時線結(jié)構(gòu)共同決定了DLL的分辨率。簡單的標(biāo)準(zhǔn)單元組成的鑒相器基于D觸發(fā)器結(jié)構(gòu)，分別將反饋時鐘和輸入時鐘接入D觸發(fā)器的數(shù)據(jù)端和時鐘端，若反饋時鐘超前輸入時鐘，鑒相器輸出1；若反饋時鐘滯后輸入時鐘，鑒相器輸出0。當(dāng)輸入時鐘和反饋時鐘相位差很小時，D觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，鑒相器不能正常工作。本文使用的鑒相器由2個SR鎖存器和一些標(biāo)準(zhǔn)單元組成，如圖4所示。

圖4 鑒相器結(jié)構(gòu)

2個SR鎖存器基于反饋時鐘和輸入時鐘的相位差輸出PD的鑒相結(jié)果，中間的標(biāo)準(zhǔn)單元組成復(fù)位信號。

1.4 數(shù)字控制模塊FSM

數(shù)字控制模塊根據(jù)PD輸出的結(jié)果調(diào)整延時線的狀態(tài)碼，同時輸出鎖定信號lock以及失鎖信號miss。

初始狀態(tài)FSM輸出控制碼Sel=16′h0000，延時線的延時最小，Sel采用溫度計(jì)編碼。此時無論P(yáng)D輸出信號Updn為0或1，下一個時鐘上升沿到來時，Sel+1(增加一位1的個數(shù))。當(dāng)Updn=1時，Miss信號拉高，說明不會出現(xiàn)錯誤鎖定。Miss=1，F(xiàn)SM根據(jù)Updn信號調(diào)整Sel中1的個數(shù)。Updn=1，如果Updn_reg=0，則CNT+1，如果CNT=2，則鎖定；如果CNT不為2或者Updn_reg=1，那么Sel+1，Updn_reg=1，延時增大；Updn=0，如果Updn_reg=1，CNT+1，如果CNT=2，則鎖定；如果CNT不為2或者Updn_reg=0，那么Sel-1(減少一位1的個數(shù))，Updn_reg=0，延時減小。鎖定之后Sel信號不再改變。Sel=16′hffff，輸出失鎖信號，表示工作頻率過低；Sel=16′h0000，輸出失鎖信號，表示工作頻率過高。

2 后仿真測試結(jié)果與比較

本文提出的多相位ADDLL采用SMIC 55 nm CMOS標(biāo)準(zhǔn)工藝，版圖如圖5所示。

圖5 DLL版圖

延時線DCDL和Blender使用手工擺放，保證每條DCDL和Blender受布局布線影響小，其他模塊使用ICC自動擺放。在SS工藝角下，供電電壓1.2 V，版圖面積為90 μm2×19.2 μm2，分辨率為13 ps，1 GHz時，功耗約為2.66 mW。使用icfb提取版圖的寄生參數(shù)信息在HSPICE中進(jìn)行后仿真。

圖6(a)是鑒相器的后仿真結(jié)果，6(b)是多相位DLL仿真結(jié)果。

圖6(a)中ref_clk表示輸入時鐘，fbk_clk表示反饋時鐘。由仿真結(jié)果可以看出，ref_clk和fbk_clk相位差在4 ps時，鑒相器仍然可以正常工作，即本文使用的鑒相器精度相比傳統(tǒng)鑒相器有明顯提高，可以有效的避免傳統(tǒng)鑒相器存在的“死區(qū)”問題。

圖6 后仿真結(jié)果

圖6(b)是本文提出的ADDLL在1 GHz下的HSPICE后仿真結(jié)果。仿真結(jié)果表明，在SS、TT、FF工藝角下，該電路均可以工作在860 MHz～1.04 Ghz的頻率范圍內(nèi)，并且能夠產(chǎn)生分布比較均勻的多相位時鐘輸出。

表1是本文提出的多相位ADDLL電路與幾種現(xiàn)有的多相位DLL電路的比較。

表1 本文設(shè)計(jì)的多相位DLL與其他設(shè)計(jì)的對比

3 結(jié)論

本文針對目前多相位DLL設(shè)計(jì)過程中存在的大面積、高功耗、設(shè)計(jì)周期長等問題，提出一種基于標(biāo)準(zhǔn)單元設(shè)計(jì)的多相位輸出ADDLL。使用相位合成模塊產(chǎn)生多相位輸出，減小串聯(lián)延時線的級數(shù)，不需要額外的控制邏輯，有效地減小面積和功耗。本征延時減小使ADDLL可以工作在更高的工作頻率下。使用標(biāo)準(zhǔn)單元設(shè)計(jì)，可以直接接入到數(shù)字電路中。對工藝變化不敏感，讓設(shè)計(jì)可以更好地移植到其他工藝，也大大縮短了設(shè)計(jì)周期。本文提出的ADDLL可以工作在860 MHz～1.04 GHz，產(chǎn)生21個輸出時鐘相位，也可以級聯(lián)多級相位合成模塊產(chǎn)生更多相位輸出。