巴 灑于忠吉

(中國船舶集團有限公司第八研究院,江蘇 揚州 225101)

0 引言

當前,基于100 Gb/s以太網(wǎng)的通信鏈路應用廣泛,同樣的端口連接下,要求提供更快的速率和更大的帶寬。在IEEE Std 802.3bj-2014 中提出100GBASE-KR4 的通道定義,4 個單通道以25.781 25 Gb/s的速率來支撐100 Gb/s以太網(wǎng)帶寬。它主要包括除去驅(qū)動端和接收端之外的通道,是當今一種廣泛運用和描述具體的定義標準方式。基于光互連論壇(OIF)提出的標準CEI-28 G-VSR現(xiàn)在也在普遍應用,在光模塊中廣泛運用,CEI-25 G-LR 則可以在長距離傳輸中使用。25 Gb/s速率單通道傳輸?shù)膬?yōu)點是極大降低了成本和電路復雜度、便于空間排布等;但是單通道速率的增加會讓高速串行關鍵鏈路通道的設計難度顯著提高?，F(xiàn)今半導體工藝也在蓬勃發(fā)展,在25 Gb/s以及更高速率下的芯片發(fā)射和接收模式已經(jīng)大量運用。但是印制電路板(PCB)加工技術的發(fā)展速度滯后于芯片設計技術的提升,材料特性研究和阻抗一致性要求還有很大提升空間,在某種層面影響了PCB 的高速率設計和精確化集成。芯片發(fā)射端驅(qū)動的高速信號在串行通道上的傳輸受到鏈路上各部分器件和結(jié)構(gòu)的影響將激發(fā)SI問題,以損耗、反射、串擾等方式形成多層面影響。串行鏈路中的高速信號仿真技術研究處于關鍵地位,保證信號在大損耗和不同距離的通道上傳輸后,可以在接收端顯示不失真的原信號,單通道電路各個部分的精確化建模和優(yōu)化方式具有重要意義。

1 高速串行通道SI問題

對高速串行通道SI問題的研究主要是通過對傳輸過程中的各個基本結(jié)構(gòu)進行分級精確化建模、優(yōu)化,廣泛運用的高速串行通道模型如圖1所示。

圖1 高速串行通道模型

圖1中驅(qū)動和接收端的高速芯片通過球柵陣列(BGA)封裝在2塊印制電路板上,信號從發(fā)射端T傳輸至接收端R,在傳輸通道上經(jīng)過差分過孔、差分傳輸線纜、交流(AC)耦合電容、連接器等在板部分。由于傳輸速率高且傳輸距離遠,將不可避免地在通道上引起SI問題。

差分傳輸線的特性主要表現(xiàn)為特性阻抗、延時以及損耗,主要SI問題是通過其有損和無損等效模型,傳輸線趨膚效應及導體損耗,損耗正切角及介質(zhì)損耗等角度進行研究;差分過孔方面,通常優(yōu)化其基本參數(shù),如孔徑尺寸、焊盤尺寸、反焊盤尺寸等;AC耦合電容作為高速互連系統(tǒng)中不可或缺的部分,主要針對其容值大小、挖空方式等多方面進行優(yōu)化仿真分析。連接器則需根據(jù)尺寸大小及阻抗匹配程度進行選擇,盡量避免互連中引起的反射。

2 高速串行通道性能描述

本文對高速串行通道傳輸性能的表征主要通過參數(shù)結(jié)合CEI-25 G-LR 協(xié)議的方式。

2.1 S 參數(shù)100

Gb/s以太網(wǎng)下單通道傳輸?shù)拇行盘枒捎貌罘謧鬏斁€,參數(shù)為四端口模式,它表征了各個輸入輸出端口相互間的關系,實際上體現(xiàn)出互連通道對信號傳輸?shù)耐ㄗ?圖2是傳統(tǒng)的四端口網(wǎng)絡描述圖。

圖2 四端口網(wǎng)絡

若此互連通道表示的是端口1和3連接,端口2和4連接,則其參數(shù)矩陣如下:

式中:,,,為2條傳輸線通道的插損;,,,,,,,為通道的串擾;,,,為通道的回損。

若采用差分傳輸模式,應為混合模式參數(shù)。通過分級仿真優(yōu)化后得到各個部分的參數(shù)后,要進一步對參數(shù)的正誤進行檢查,一般驗證其無源性和互易性。無源器件可以消耗或者臨時儲存能量,不可以產(chǎn)生能量,參數(shù)模型不準確的主要原因是非無源性,它會造成不收斂的仿真結(jié)果。無源性通過下式進行約束:

在仿真軟件中檢查參數(shù)的無源性和互易性,如圖3和圖4所示。

圖3中參數(shù)表示互易性。圖4中如果參數(shù)矩陣的本征值在低頻時等于1,就可以認定參數(shù)滿足無源性約束規(guī)范。

圖3 互易性檢查

圖4 無源性檢查

2.2 高速串行通道指標

基于CEI-25 G-LR 協(xié)議,主要運用于25 Gb/s的高速串行單通道,該通道主要由PCB 走線(參考差分阻抗為100Ω)、過孔、AC耦合電容和1對連接器組成。另外,對于通道性能主要描述指標參數(shù)插入損耗的限制范圍,如圖5 所示,通道差分插損在15 GHz內(nèi)不可低于-30 d B。

圖5 通道插入損耗

對于通道性能主要描述指標參數(shù)回波損耗:在頻率為6.45 GHz 以下時,差分回損不可劣于-12 d B;當頻率超過6.45 GHz時,需滿足在安全區(qū)間內(nèi)。

3 高速串行通道建模及仿真

3.1 差分傳輸線

差分傳輸線的基本參數(shù)設計如下:線間距為0.203 mm,線寬為0.127 mm,選用PCB板材為相對介電常數(shù)3.4的Megtron7(N)級,層厚為0.317 mm。通過Polar Si9000 計算軟件可知其差分阻抗為90.01Ω,差分模式傳輸基本阻抗應為100Ω,因?qū)嶋H加工存在10%的誤差,故采用低阻抗方式,如圖6所示。

圖6 傳輸線差分阻抗計算界面圖

差分傳輸線具有完整的參考平面和回流路徑時,在先進設計系統(tǒng)(ADS)中取長度50.8 mm 的上述傳輸線進行建模仿真,結(jié)果如圖7所示。

圖7 差分傳輸線S 參數(shù)

由圖7可知,差分傳輸線的差分插損在整個仿真頻率區(qū)間上都不足-0.1 dB,差分回損也都優(yōu)于-20 dB,在傳輸路徑完整的理想傳輸模式下,可以有良好的傳輸性能。

3.2 差分過孔及AC耦合電容

本文仿真采用的印制板為Megtron7(N)板材的多層板結(jié)構(gòu),其中差分傳輸線、差分過孔及AC耦合電容都為其在板部分。差分過孔采用橢圓形反焊盤挖空方式,并進行背鉆去除殘樁優(yōu)化處理,AC 耦合電容采用水平矩形挖空處理,聯(lián)合建立模型如圖8所示。

圖8 差分過孔AC耦合電容模型

背鉆和挖空處理后進行尺寸優(yōu)化得到最終模型,其阻抗變化得到顯著提升,時域反射阻抗(TDR)結(jié)果如圖9所示。

圖9 TDR 結(jié)果對比

由圖9可知,最終阻抗跌落變化限制在2Ω 以內(nèi),模型阻抗一致性良好。

3.3 通道級聯(lián)仿真

將差分傳輸線、差分過孔、AC 耦合電容和連接器等在板部分設計的參數(shù)進行上文所述的無源性、互易性檢查,滿足條件后提取參數(shù),在ADS中建立模型。

依據(jù)等效模型級聯(lián)各部分參數(shù),進行通道的仿真,結(jié)果如圖10所示。

圖10 通道仿真S 參數(shù)

以CEI-25 G-LR 協(xié)議要求為參考,上述結(jié)果中全通 道 的 差 分 回 損 在6.45 GHz 內(nèi),應 該 優(yōu) 于-12 dB;通道的仿真結(jié)果在10 GHz以內(nèi),都優(yōu)于-15 dB。差分插損從15 GHz才開始以較快速度下降;在15 GHz以內(nèi)未劣于-30 dB,高頻段也在協(xié)議規(guī)定的損耗要求范圍內(nèi),位于差分差損的標準模板線之上。對于100 Gb/s 以太網(wǎng)采用的是64B66B的編碼方式。

經(jīng)預加重和均衡處理后得到仿真結(jié)果如圖11所示。

圖11 通道眼圖結(jié)果

圖11是用±1 V 的理想信號源進行激勵,得到眼圖的眼高達到了1.615 V,在上升時間為35 ps的激勵下,眼寬達到了30.20 ps,可以得到有效傳輸,說明本文所設計通道各個關鍵部分滿足指標要求。

4 結(jié)束語

本文基于單對差分信號進行高速串行單通道中各要素的建模仿真,并進行了通道的級聯(lián),得到其無源和有源仿真結(jié)果。

未來的研究需結(jié)合實際進行多對差分信號的聯(lián)合設計,其走線、過孔等設計將面臨更加困難的挑戰(zhàn),建模方式的精確化和快速化也是要面臨的難題。