江 瑞

（上海電力大學 電子與信息工程學院，上海 200090）

摩爾定律指出：集成電路中可容納的晶體管數(shù)目大約每經(jīng)過18個月便會翻一番[1]，CMOS技術的發(fā)展也一直遵循摩爾定律，但是MOSFET器件的特征尺寸縮小也越來越接近物理極限。目前，CMOS工藝技術已經(jīng)朝著7 nm及以下技術節(jié)點不斷推進，隨著特征尺寸微縮進入納米量級帶來了一系列問題。如：短溝道效應，亞閾值擺幅退化以及集成度提高帶來的功耗問題[2]。傳統(tǒng)的MOSFET基于載流子漂移擴散機制，其亞閾值擺幅（SS）受熱載流子效應的影響，在室溫下無法低于60 mV/dec[3]，而隧穿場效應晶體管（TFET）是基于量子力學帶帶隧穿原理。這種工作機制不受溫度和載流子玻爾茲曼分布的影響，可以突破MOSFET器件亞閾值擺幅的限制，從而大大降低器件的功耗[4-6]。此外，TFET具有極低的關態(tài)電流和較大的開關電流比等優(yōu)點，并且能夠與傳統(tǒng)CMOS工藝兼容。因此，TFET被認為是最具發(fā)展?jié)摿Φ牡凸钠骷籟7]。

當然，TFET器件也面臨著許多困境，最主要的便是開態(tài)電流較低以及雙極性電流的問題[8－9]。TFET的開態(tài)電流主要由隧穿電流提供，其隧穿幾率主要受到材料的禁帶寬帶、載流子的有效質(zhì)量以及隧穿結處電場強度的影響[10]。傳統(tǒng)的硅基TFET因其較小的帶帶隧穿幾率，導致開態(tài)電流較低，研究表明采用Si/SiGe異質(zhì)結、pocket結構、高k/金屬柵結構及柵源交疊等方式可以有效地增大開態(tài)電流[11－12]。2011年，Wei Cao等人提出可以在傳統(tǒng)TFET器件中插入一個N型重摻雜pocket結構，與傳統(tǒng)TFET相比該結構可以更好地實現(xiàn)源區(qū)的突變隧穿結，通過縮短隧穿距離進而提高了帶帶隧穿幾率，獲得更高的開態(tài)電流。此外研究還發(fā)現(xiàn)該pocket結構還可以相應地減少界面陷阱的產(chǎn)生和柵極泄露，降低器件功耗[13]；東芝公司在2014年率先研發(fā)制備了隧穿場效應晶體管，同年的國際固態(tài)器件和材料會議（SSDM）上，東芝公司報道了基于Si與SiGe的TFET器件有關研究。其采用縱式結構結合Si/SiGe異質(zhì)結技術使TFET開態(tài)電流較常規(guī)TFET提高了100倍[14－15]；2016年，楊兆年提出了一種新型L型柵結構TFET器件（LG-TFET），該器件加入了一個L型N+pocket結構使得水平與垂直方向均發(fā)生載流子隧穿，從而增大了隧穿幾率，提高了開態(tài)電流。研究表明在0.2 V電壓下，其最小亞閾值擺幅達到38.5 mV/dec[16]。

本文基于TCAD仿真的方法，提出一種凹槽型pocket結構Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET），并與傳統(tǒng)Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）的性能進行比較。仿真結果表明，其轉(zhuǎn)移特性、開態(tài)電流、亞閾值擺幅性能都有明顯改善。論文總共分為3個部分，第1部分介紹器件的結構、材料參數(shù)、摻雜濃度以及仿真所用到的模型等，第2部分是仿真結果的討論，第3部分給出結論。

1 器件結構與仿真參數(shù)

傳統(tǒng)Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）器件結構示意圖如圖1（a）所示，凹槽型pocket結構Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET）器件結構示意圖如圖1（b）所示。源區(qū)均采用Ge材料，摻雜濃度為1×1020cm-3的P型重摻雜，溝道區(qū)和漏區(qū)均采用Si材料，摻雜濃度分別為1×1015cm-3的N型輕摻雜和1×1018cm-3的N型重摻雜，以上摻雜過程均為均勻摻雜。對源區(qū)進行重摻雜能夠減小隧穿寬度，提高隧穿幾率，實現(xiàn)陡峭的亞閾值擺幅和高開態(tài)電流，相反，漏區(qū)輕摻雜可以提高關斷狀態(tài)下漏端的隧穿距離，從而有效抑制泄漏電流。柵氧化層采用介電常數(shù)更高的HfO2材料，提高了柵極電壓對電流的控制能力，提高器件性能。圖1（b）中pocket區(qū)摻雜濃度為1×1018cm-3的N型重摻雜。其他具體數(shù)據(jù)見表1。

圖1 器件結構示意圖

表1 器件參數(shù)

本文是基于Sentaurus TCAD半導體仿真軟件完成的，該仿真軟件采用自洽方法求解泊松方程和載流子連續(xù)性方程。在仿真模型的選擇上：由于器件各區(qū)域多為重摻雜，高摻雜濃度會在半導體材料能級中引入摻雜雜質(zhì)能級，從而產(chǎn)生禁帶變窄效應，為此仿真時加入了禁帶變窄模型；半導體在進行摻雜后，載流子的遷移運動會受到電離雜質(zhì)散射的作用，從而導致遷移率下降，仿真時加入與摻雜濃度相關的遷移率模型，另外，遷移率也與電場強度相關，在高電場情況下會達到飽和，因此仿真時需加入高電場遷移率模型；由于重摻雜會引入深能級雜質(zhì)和缺陷，使得間接復合對器件中載流子壽命和器件性能產(chǎn)生較大影響，因此選擇SRH復合模型；由于電子和空穴在隧穿路徑上非局部的生成，不同位置處電子和空穴生成的速率不同，器件在隧穿路徑上各點處的電場也并不相等，因此仿真中選用了非局部帶帶隧穿模型。

2 仿真結果及討論

圖2是漏源電壓Vd=1 V的情況下，傳統(tǒng)Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（Si/Ge_DGTFET）與凹槽型pocket結構Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET）轉(zhuǎn)移特性對比圖。圖中Vg為柵源電壓，Id為漏源電流。從轉(zhuǎn)移特性曲線可以看出，對比Si/Ge_DGTFET，GP_Si/Ge_DGTFET在關態(tài)電流上沒有明顯區(qū)別，約為10-14A/μm。GP_Si/Ge_DGTFET的開態(tài)電流為6.0×10-5A/μm，Si/Ge_DGTFET的開態(tài)電流為2.07×10-5A/μm，相比于Si/Ge_DGTFET，約有三倍的增長。開態(tài)電流的提升主要歸功于pocket結構的引入，它能夠與源區(qū)形成簡并的P+-N+結，為源區(qū)和溝道區(qū)提供了更小的隧穿帶隙，從而提高了帶帶隧穿幾率。

圖2 轉(zhuǎn)移特性曲線

亞閾值擺幅（SS）是描述器件柵極對漏電流控制能力的重要參數(shù)，定義為轉(zhuǎn)移特性曲線上，亞閾值區(qū)域里（上圖Id處于1E-14～1E-07段），電流變化一個數(shù)量級，所對應的柵源電壓的變化量代表了器件的開關轉(zhuǎn)換速度，亞閾值擺幅越小，器件開關轉(zhuǎn)換速度越快。故亞閾值擺幅越小，器件的性能越優(yōu)異。亞閾值擺幅如式（1）計算：

圖3所示柱狀圖為漏源電壓Vd=1 V時，Si/Ge_DGTFET與GP_Si/Ge_DGTFET的亞閾值擺幅隨Id的變化情況。從圖中可以看出，漏源電流Id每變化一個數(shù)量級所對應的亞閾值擺幅GP_Si/Ge_DGTFET均小于Si/Ge_DGTFET，且GP_Si/Ge_DGTFET的平均亞閾值擺幅為35.36 mV/dec，而Si/Ge_DGTFET的平均亞閾值擺幅為47.48 mV/dec，表明GP_Si/Ge_DGTFET的亞閾值特性更好，開關轉(zhuǎn)換速率更快。

圖3 SS隨Id變化柱狀圖

3 結論

本文提出了一種凹槽型pocket結構Si/Ge異質(zhì)結雙柵隧穿場效應晶體管（GP_Si/Ge_DGTFET）。該器件在異質(zhì)結的基礎上加入凹槽型pocket結構，源區(qū)采用禁帶寬度窄，載流子有效質(zhì)量小的Ge材料可以提高隧穿幾率，異質(zhì)結結構可以實現(xiàn)更為陡峭的隧穿結，pocket結構的引入減小了隧穿勢壘和隧穿距離，從而獲得了更低的亞閾值擺幅和更大的開態(tài)電流。通過仿真，該器件的開態(tài)電流為6.0×10-5A/μm，關態(tài)電流約為10-14A/μm，平均亞閾值擺幅達到35.36 mV/dec。