基于FPGA的機(jī)載電力線載波通信調(diào)制解調(diào)模塊設(shè)計(jì)

陳永紅，張 砦，黃莉莉，劉 峰，王友仁

(1.沈陽(yáng)飛機(jī)設(shè)計(jì)研究所揚(yáng)州協(xié)同創(chuàng)新研究院有限公司，江蘇 揚(yáng)州 225200；2.南京航空航天大學(xué) 自動(dòng)化學(xué)院，南京 211106)

0 引言

機(jī)載電力線載波通信是一種以飛機(jī)機(jī)載電力線為媒介進(jìn)行信息傳輸?shù)耐ㄐ欧椒ǎ跈C(jī)載電力線的載波通信技術(shù)，可實(shí)現(xiàn)電纜上既供電又傳輸控制信號(hào)和數(shù)據(jù)信息，對(duì)于解決現(xiàn)有飛機(jī)環(huán)境下因分別采用獨(dú)立配置供/配電網(wǎng)、控制信息網(wǎng)和數(shù)據(jù)通信網(wǎng)所導(dǎo)致的重量疊加、空間擠占、信道閑置和組網(wǎng)不靈活等問(wèn)題有重要研究意義。

目前，國(guó)內(nèi)電力線載波通信技術(shù)已在民用領(lǐng)域得到比較廣泛的應(yīng)用，但面向飛機(jī)機(jī)載環(huán)境的應(yīng)用幾乎是空白，主要原因是機(jī)載電力線信道的強(qiáng)噪聲干擾、機(jī)載設(shè)備工作頻率多樣化等因素導(dǎo)致的信道復(fù)雜度高，加上機(jī)載通信要求更低的通信誤碼率，因此，目前機(jī)載載波通信技術(shù)仍處于研究探索和可行性實(shí)驗(yàn)驗(yàn)證階段。本文研究以驗(yàn)證機(jī)載環(huán)境下電力線通信的可行性和有效性為目的，主要介紹基于FPGA的調(diào)制解調(diào)模塊設(shè)計(jì)方法，并基于整個(gè)通信模塊設(shè)計(jì)結(jié)果進(jìn)行驗(yàn)證和測(cè)試。

本文設(shè)計(jì)的通信波特率為115.2 kbps，采用頻移鍵控(FSK)技術(shù)，采用的2FSK方法具有轉(zhuǎn)換速度快、抗干擾性和抗衰落性強(qiáng)的優(yōu)點(diǎn)，且技術(shù)上易于實(shí)現(xiàn)的特點(diǎn)，適合用于驗(yàn)證機(jī)載電力線載波通信應(yīng)用的可行性和有效性。基于Vivado2018.2平臺(tái)和Verilog硬件編程語(yǔ)言，采用模塊化設(shè)計(jì)方法，實(shí)現(xiàn)了整個(gè)調(diào)制解調(diào)系統(tǒng)，得到了基于FPGA的較高性能和較低誤碼率的調(diào)制解調(diào)器，并構(gòu)建了整個(gè)電力線載波通信系統(tǒng)對(duì)FPGA調(diào)制解調(diào)器進(jìn)行性能測(cè)試和分析。

1 調(diào)制解調(diào)模塊結(jié)構(gòu)

設(shè)計(jì)的機(jī)載電力線載波通信總體結(jié)構(gòu)如圖1所示，基于28 V直流電源線，采用主從控制方式的點(diǎn)對(duì)點(diǎn)驗(yàn)證方案，驗(yàn)證系統(tǒng)包含1個(gè)主節(jié)點(diǎn)和1個(gè)從節(jié)點(diǎn)，由主節(jié)點(diǎn)控制向從節(jié)點(diǎn)發(fā)送數(shù)據(jù)(寫操作)或接收從節(jié)點(diǎn)發(fā)出的數(shù)據(jù)(讀操作)，主、從節(jié)點(diǎn)硬件電路結(jié)構(gòu)完全相同，主要由FPGA模塊和模擬前端(Analog Front End，簡(jiǎn)稱為AFE)電路組成；與通信節(jié)點(diǎn)連接的上位機(jī)用于對(duì)發(fā)送/接收數(shù)據(jù)分析、顯示和交互；通信節(jié)點(diǎn)與電力線采用耦合連接方式，耦合電路包含在通信節(jié)點(diǎn)內(nèi)部的AFE中；系統(tǒng)中接入干擾設(shè)備用于驗(yàn)證通信可靠性。

圖1 機(jī)載電力線載波通信系統(tǒng)組成結(jié)構(gòu)圖

基于FPGA的調(diào)制解調(diào)模塊結(jié)構(gòu)如圖2所示，按通信功能可分為調(diào)制通路、解調(diào)通路和傳輸控制電路三大部分。調(diào)制通路包括數(shù)據(jù)發(fā)送、編碼和調(diào)制3個(gè)子模塊，實(shí)現(xiàn)發(fā)送數(shù)據(jù)處理功能，其中數(shù)據(jù)發(fā)送電路負(fù)責(zé)接收并解析上位機(jī)通過(guò)串口發(fā)送來(lái)的數(shù)據(jù)和命令，編碼電路負(fù)責(zé)將要發(fā)送的數(shù)據(jù)和命令按照電力線傳輸協(xié)議編碼成數(shù)據(jù)幀格式，調(diào)制電路負(fù)責(zé)將數(shù)據(jù)幀中的二進(jìn)制編碼調(diào)制成對(duì)應(yīng)載波頻率的方波信號(hào)，輸出到AFE模塊；解調(diào)通路包括解調(diào)、解碼和數(shù)據(jù)接收3個(gè)子模塊，實(shí)現(xiàn)接收數(shù)據(jù)處理功能，解調(diào)電路對(duì)AFE模塊接收的信道載波信號(hào)進(jìn)行解調(diào)，還原為數(shù)據(jù)幀并校驗(yàn)其正確性，解碼電路將數(shù)據(jù)幀解析出有效數(shù)據(jù)和命令，再通過(guò)數(shù)據(jù)接收電路將其轉(zhuǎn)換成串行接口數(shù)據(jù)格式，發(fā)送到上位機(jī)；傳輸控制電路主要實(shí)現(xiàn)對(duì)整個(gè)傳輸過(guò)程的同步、轉(zhuǎn)換、差錯(cuò)處理等進(jìn)行控制。

圖2 基于FPGA的調(diào)制解調(diào)模塊結(jié)構(gòu)圖

2 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

本文設(shè)計(jì)的調(diào)制解調(diào)模塊屬于圖1和圖2中FPGA模塊部分，通信系統(tǒng)設(shè)計(jì)時(shí)，F(xiàn)PGA模塊選用芯片Xilinx ZYNQ xc7z020clg400-2，基于Vivado2018.2平臺(tái)和Verilog語(yǔ)言開發(fā)，該芯片系統(tǒng)時(shí)鐘為50 MHz。

針對(duì)機(jī)載通信環(huán)境中干擾信號(hào)特點(diǎn)，從信號(hào)傳輸可靠角度，一方面保證信息傳輸質(zhì)量，另一方面避免載波信號(hào)頻率與環(huán)境干擾信號(hào)頻率接近，最終載波信號(hào)頻率分別選擇4 MHz和2.5 MHz來(lái)表示2FSK中的高頻和低頻。下面分別就三大部分組成電路的設(shè)計(jì)和實(shí)現(xiàn)方法進(jìn)行介紹。

2.1 調(diào)制通路的電路設(shè)計(jì)

調(diào)制通路中，數(shù)據(jù)發(fā)送流程如下。

1)數(shù)據(jù)發(fā)送電路。

接收由上位機(jī)發(fā)出的傳輸數(shù)據(jù)及目標(biāo)地址信息，數(shù)據(jù)發(fā)送電路主要是一個(gè)接口電路模塊，需要將上位機(jī)發(fā)出的按照串口協(xié)議格式的數(shù)據(jù)解析出傳輸數(shù)據(jù)和目標(biāo)地址信息，主要進(jìn)行數(shù)據(jù)寄存和變換；

2) 編碼電路。

根據(jù)發(fā)送數(shù)據(jù)信息，編碼生成按電力線傳輸協(xié)議格式的數(shù)據(jù)幀，包括添加數(shù)據(jù)幀相關(guān)信息和奇偶校驗(yàn)位。本論文方法中采用的數(shù)據(jù)幀格式有3種，分別為命令字、數(shù)據(jù)字和狀態(tài)字，每種幀字由25位組成。

命令字格式：幀頭(3位，為101)+接收節(jié)點(diǎn)地址(5位，00000～11111，支持32個(gè)通信節(jié)點(diǎn))+讀寫位(1位，0表示讀，1表示寫)+數(shù)據(jù)長(zhǎng)度(5位，表示傳輸數(shù)據(jù)的字節(jié)長(zhǎng)度， 00000～11111分別對(duì)應(yīng)1～32字節(jié))+狀態(tài)信息(4位，1111表示廣播，其他表示點(diǎn)對(duì)點(diǎn)傳輸)+起停位(1位，1代表開始發(fā)送，0代表停止發(fā)送)+發(fā)送節(jié)點(diǎn)地址(5位，支持32個(gè)通信節(jié)點(diǎn))+校驗(yàn)位(1位，奇校驗(yàn))；

數(shù)據(jù)字格式：幀頭(3位，為110)+接收節(jié)點(diǎn)地址(5位)+數(shù)據(jù)(16位，一次傳輸2個(gè)字節(jié)，若要傳輸多個(gè)字節(jié)，則連續(xù)發(fā)送多個(gè)數(shù)據(jù)字)+校驗(yàn)位(1位)；

狀態(tài)字格式：幀頭(4位，為1001)+接收節(jié)點(diǎn)地址(5位)+錯(cuò)誤節(jié)點(diǎn)地址(5位，表示發(fā)生錯(cuò)誤的從機(jī)的地址，若傳輸過(guò)程沒有發(fā)生錯(cuò)誤，則該地址無(wú)意義)+狀態(tài)區(qū)別位(3位，用于表示是否有錯(cuò)誤和錯(cuò)誤次數(shù)，000表示無(wú)誤，001～111對(duì)應(yīng)同一數(shù)據(jù)幀的連續(xù)傳輸誤碼次數(shù))+錯(cuò)誤字類型(2位，用于區(qū)別發(fā)生傳輸差錯(cuò)的幀字類型，01表示為命令幀；10表示為數(shù)據(jù)幀)+預(yù)留(5位)+校驗(yàn)位(1位)。

3)調(diào)制電路：將基帶信號(hào)調(diào)制成由4 MHz(表示碼元“1”) 和2.5 MHz (表示碼元“0”)組成的載波信號(hào)，實(shí)現(xiàn)原理如圖3所示，用基帶信號(hào)的“0”、“1”狀態(tài)控制調(diào)制開關(guān)，分別選通2種不同頻率載波輸出，實(shí)現(xiàn)數(shù)字基帶信號(hào)載波頻率調(diào)制，調(diào)制輸出信號(hào)為相同幅值、不同頻率的方波信號(hào)相接的形式，本項(xiàng)目研究采用方波信號(hào)直接輸出到AFE模塊的設(shè)計(jì)方案。

圖3 調(diào)制電路工作原理

圖4和圖5所示為示波器觀測(cè)的調(diào)制信號(hào)波形。圖4為調(diào)制后兩種不同頻率載波信號(hào)的波形圖，多個(gè)高頻信號(hào)表示數(shù)字量“1”，多個(gè)低頻信號(hào)表示數(shù)字量“0”，連續(xù)多個(gè)周期信號(hào)的原因是載波頻率遠(yuǎn)高于基帶頻率，本文1位碼元“1”包含34個(gè)4 MHz載波周期，1位碼元“0”包含21個(gè)2.5 MHz載波周期。圖5所示為一個(gè)數(shù)據(jù)幀的調(diào)制波形，包含25位碼元“0101111001111011110111111”，深色部分為高頻載波，淺色部分為低頻載波。FPGA輸出的調(diào)制波形為方波信號(hào)，經(jīng)模擬前端電路轉(zhuǎn)換成正弦波耦合到電力線傳輸，接收端AFE電路負(fù)責(zé)將正弦波轉(zhuǎn)換為方波，再輸入到FPGA，由解調(diào)電路進(jìn)行解調(diào)和校驗(yàn)。

圖4 調(diào)制模塊波形仿真圖

圖5 一個(gè)完整數(shù)據(jù)幀的調(diào)制波形

2.2 解調(diào)通路的電路設(shè)計(jì)

解調(diào)通路主要負(fù)責(zé)接收電力線上的載波信號(hào)(經(jīng)過(guò)AFE電路后的方波信號(hào))，解調(diào)出基帶信號(hào)，并進(jìn)行校驗(yàn)，若結(jié)果正確，再將正確的數(shù)據(jù)發(fā)送給上位機(jī)。

解調(diào)通路中，數(shù)據(jù)接收流程如下：

1)解調(diào)電路：從AFE接收處理(解耦、濾波、整形)后的載波信號(hào)(方波信號(hào))，解調(diào)電路原理框圖如圖6所示，采用邊沿(上升沿)檢測(cè)法對(duì)載波信號(hào)進(jìn)行檢測(cè)，利用信號(hào)過(guò)零點(diǎn)的上升邊沿?cái)?shù)與兩種載波頻率的對(duì)應(yīng)關(guān)系(載波頻率/基帶頻率)，在一個(gè)基帶信號(hào)碼元周期(本文通信波特率對(duì)應(yīng)的碼元周期為8.68 μs)內(nèi)，對(duì)接收到的載波信號(hào)過(guò)零點(diǎn)次數(shù)進(jìn)行計(jì)數(shù)(2.5 MHz載波共有21個(gè)上升沿，4 MHz載波共有34個(gè)上升沿)，可檢測(cè)出載波信號(hào)頻率，實(shí)現(xiàn)數(shù)據(jù)幀解調(diào)。

圖6 解調(diào)電路結(jié)構(gòu)原理框圖

2) 數(shù)據(jù)幀解碼電路：按傳輸協(xié)議格式，對(duì)解調(diào)的數(shù)據(jù)幀進(jìn)行解碼。解碼是編碼的反向過(guò)程，首先經(jīng)奇偶校驗(yàn)電路對(duì)數(shù)據(jù)幀傳輸正確性進(jìn)行校驗(yàn)，校驗(yàn)無(wú)誤則將正確信號(hào)通過(guò)數(shù)據(jù)接收電路發(fā)送給上位機(jī)，完成數(shù)據(jù)的傳輸；若校驗(yàn)有誤，則通過(guò)狀態(tài)字通知發(fā)送節(jié)點(diǎn)重新傳輸上次數(shù)據(jù)，直到傳輸正確或傳輸次數(shù)達(dá)上限閾值(通信中斷)為止；若校驗(yàn)無(wú)誤，解碼電路將根據(jù)通信協(xié)議約定的數(shù)據(jù)幀類型、格式解析出相關(guān)信息，再傳送給數(shù)據(jù)接收電路。

3) 數(shù)據(jù)接收電路：將解碼后的數(shù)據(jù)轉(zhuǎn)換成串口通信數(shù)據(jù)格式，從串口發(fā)送到上位機(jī)，與數(shù)據(jù)發(fā)送電路類似，數(shù)據(jù)接收電路也主要起接口電路作用。

圖7所示為示波器觀測(cè)的接收通路中傳輸信號(hào)波形圖(AFE發(fā)送到FPGA端的信號(hào)，是經(jīng)比較器輸出的方波)，圖中實(shí)際接口通路的波形受信道影響，不是規(guī)則方波，但上升沿?cái)?shù)目在可準(zhǔn)確判定載波信號(hào)頻率的容錯(cuò)范圍內(nèi)，由此可見，若兩種載波頻率的間隔越大，檢波過(guò)程的容錯(cuò)能力越強(qiáng)，有利于提高解調(diào)可靠性，但這樣選擇不利于AFE中濾波電路設(shè)計(jì)，會(huì)因?yàn)閹l率范圍大導(dǎo)致載波信號(hào)干擾強(qiáng)，本文選擇的兩種載波頻率是通過(guò)實(shí)驗(yàn)后確定的。

圖7 接收通路接收的載波波形

2.3 解調(diào)電路的抗干擾設(shè)計(jì)

解調(diào)電路的主要功能是實(shí)現(xiàn)從載波中準(zhǔn)確解析出基帶碼元數(shù)據(jù)，但載波信號(hào)受到信道和負(fù)載的干擾會(huì)發(fā)生畸變，解調(diào)電路設(shè)計(jì)必須要有消除載波信號(hào)干擾的方法，這需要針對(duì)機(jī)載電力線通信環(huán)境進(jìn)行設(shè)計(jì)，本文通過(guò)在仿真過(guò)程加入干擾信號(hào)(模擬實(shí)際系統(tǒng)的用點(diǎn)設(shè)備干擾和噪聲干擾信號(hào))的方式對(duì)抗干擾方法進(jìn)行驗(yàn)證。采用的抗干擾設(shè)計(jì)方法主要包括兩種：

1)設(shè)置檢波容限。檢波方法中，針對(duì)兩種載波頻率差值，設(shè)置邊沿檢測(cè)的容限，利用載波信號(hào)頻率與基帶信號(hào)頻率的倍數(shù)關(guān)系，確定檢波容限進(jìn)行抗干擾。因信道和負(fù)載干擾影響，在基帶信號(hào)碼元周期8.68 μs內(nèi)，上升沿計(jì)數(shù)值的個(gè)數(shù)不可能是準(zhǔn)確的34和21，但差值為檢波提供了容限范圍，本文方法設(shè)置上升沿計(jì)數(shù)值在15到27之間時(shí)為載波頻率2.5 MHz，上升沿計(jì)數(shù)值在27到40之間時(shí)為載波頻率4 MHz，此檢波容限能夠消除信道上的毛刺和高頻干擾，計(jì)數(shù)值超過(guò)40和低于15時(shí)，認(rèn)為線上沒有載波信號(hào)。

2)分時(shí)檢波計(jì)數(shù)法抗干擾。載波通信技術(shù)中，載波通信中收、發(fā)節(jié)點(diǎn)調(diào)制解調(diào)過(guò)程普遍存在同步難的問(wèn)題，準(zhǔn)確確定有效數(shù)據(jù)幀的起始點(diǎn)是提高解調(diào)可靠性的關(guān)鍵技術(shù)，也是難點(diǎn)技術(shù)，本文采用在一個(gè)數(shù)據(jù)幀周期內(nèi)進(jìn)行多次檢波計(jì)數(shù)的方法，可有效濾除非有效數(shù)據(jù)幀信號(hào)干擾，從而準(zhǔn)確確定出有效數(shù)據(jù)幀的起始點(diǎn)。

圖8 分時(shí)檢波計(jì)數(shù)法抗干擾仿真結(jié)果

圖9 控制功能軟件實(shí)現(xiàn)流程圖

本文通過(guò)對(duì)1 μs時(shí)長(zhǎng)(碼元周期為8.68 μs)進(jìn)行持續(xù)上升沿檢測(cè)的方式，判斷接收到的載波信號(hào)是否為有效載波。解調(diào)電路在1 μs時(shí)間內(nèi)持續(xù)進(jìn)行上升沿計(jì)數(shù)，根據(jù)計(jì)數(shù)值判斷是否為干擾信號(hào)：若1 μs內(nèi)邊沿計(jì)數(shù)值小于4或大于7，則認(rèn)為接收到的信號(hào)是干擾信號(hào)，若介于4和7之間，則認(rèn)為是可能的有效載波，將繼續(xù)對(duì)下一個(gè)1 μs進(jìn)行判斷，如果第二個(gè)1 μs計(jì)數(shù)依然在4和7之間則認(rèn)定為之前的1 μs內(nèi)為有效載波，否則認(rèn)定之前的1 μs內(nèi)為干擾信號(hào)，以此類推進(jìn)行第三個(gè)1 μs時(shí)長(zhǎng)檢測(cè)，直到8個(gè)1 μs時(shí)長(zhǎng)檢測(cè)均滿足有效載波判斷規(guī)則，則認(rèn)定收到一個(gè)有效碼元，進(jìn)而按照數(shù)據(jù)幀解調(diào)方式對(duì)多個(gè)數(shù)據(jù)碼元進(jìn)行解調(diào)。只要中間有一個(gè)1 μs時(shí)長(zhǎng)的檢測(cè)不滿足要求，則認(rèn)定為干擾信號(hào)，將重新計(jì)數(shù)8個(gè)1 μs時(shí)長(zhǎng)。

圖8所示為采用上述解調(diào)模塊抗干擾技術(shù)實(shí)現(xiàn)的解調(diào)抗干擾同步時(shí)序仿真圖，從仿真結(jié)果看，能夠很好達(dá)到同步(同步時(shí)間差小于1 μs)，可有效排除信道上與有效載波頻率相同但傳輸時(shí)間不完全重合的干擾信號(hào)的影響，這類信號(hào)是AFE模塊中濾波電路難以濾除的。

2.4 控制電路設(shè)計(jì)

圖9所示為控制電路設(shè)計(jì)時(shí)的控制功能軟件實(shí)現(xiàn)流程圖。控制電路初始化后，等待兩個(gè)輸入端口(上位機(jī)輸入和AFE端輸入)信號(hào)輸入，若上位機(jī)有信號(hào)輸入則進(jìn)入FPGA調(diào)制解調(diào)模塊中發(fā)送消息的過(guò)程，若AFE端有信號(hào)輸入則進(jìn)入FPGA調(diào)制解調(diào)模塊中接收消息的過(guò)程。

1)發(fā)送消息過(guò)程：FPGA接收到上位機(jī)通過(guò)串口發(fā)送的消息后，首先對(duì)串口協(xié)議數(shù)據(jù)解析，得到通信用的傳輸信息，然后進(jìn)行編碼和調(diào)制，并將消息發(fā)送給AFE端，在FPGA調(diào)制解調(diào)模塊對(duì)碼元進(jìn)行調(diào)制的同時(shí)，控制電路要將發(fā)送使能端打開，同時(shí)關(guān)閉接收使能端，以保證控制邏輯正確。為檢測(cè)傳輸通道是否正常，發(fā)送節(jié)點(diǎn)在消息發(fā)送完成后，內(nèi)部計(jì)數(shù)器按預(yù)設(shè)時(shí)間開始計(jì)時(shí)，若計(jì)時(shí)達(dá)到設(shè)置的上限時(shí)間，未收到返回的狀態(tài)字，則認(rèn)為當(dāng)次傳輸失敗，則對(duì)該條消息進(jìn)行重傳；若計(jì)時(shí)過(guò)程結(jié)束前有狀態(tài)字返回，則進(jìn)入接收消息處理過(guò)程，同時(shí)計(jì)時(shí)復(fù)位，將根據(jù)接收到的狀態(tài)字消息確定下一步操作：是重傳還是發(fā)送下一條消息。

接收消息過(guò)程：FPGA對(duì)AFE端傳輸過(guò)來(lái)的信號(hào)進(jìn)行解調(diào)，解調(diào)完成后，首先對(duì)幀數(shù)據(jù)的接收節(jié)點(diǎn)地址進(jìn)行判斷，若不符合當(dāng)前節(jié)點(diǎn)的地址，則不進(jìn)行后續(xù)處理，繼續(xù)等待AFE端信號(hào)；若與當(dāng)前節(jié)點(diǎn)的地址相同，則進(jìn)行幀頭判斷，確認(rèn)數(shù)據(jù)幀類型，若判斷結(jié)果表明幀頭并不符合當(dāng)前協(xié)議規(guī)定，即非有效幀頭，則視為干擾信號(hào)，若符合協(xié)議中規(guī)定的3種類型幀頭，則對(duì)幀數(shù)據(jù)進(jìn)行校驗(yàn)。

接收到的數(shù)據(jù)幀字為開始命令字和數(shù)據(jù)字時(shí)，若校驗(yàn)結(jié)果出錯(cuò)，則記錄錯(cuò)誤次數(shù)(直到整條消息(可能由多個(gè)數(shù)據(jù)字構(gòu)成)全部接收完成，才根據(jù)記錄的錯(cuò)誤次數(shù)進(jìn)行處理)，繼續(xù)接收后面的幀數(shù)據(jù)；若校驗(yàn)結(jié)果正確，則不記錄，也繼續(xù)接收后面的幀數(shù)據(jù)；針對(duì)結(jié)束命令字，若校驗(yàn)結(jié)果正確，則需要查看錯(cuò)誤次數(shù)記錄的寄存器，若寄存器不為0，說(shuō)明之前的幀數(shù)據(jù)有傳輸錯(cuò)誤，則產(chǎn)生需要重傳的狀態(tài)字，若結(jié)束命令字正確，同時(shí)查看錯(cuò)誤次數(shù)記錄的寄存器，若寄存器不為0，則需要產(chǎn)生要求重傳的狀態(tài)字，若錯(cuò)誤次數(shù)為0，說(shuō)明消息傳輸正確，則產(chǎn)生傳輸正確的狀態(tài)字，反饋給發(fā)送節(jié)點(diǎn)；若接收到的是狀態(tài)字，則對(duì)狀態(tài)字進(jìn)行解析，若解析結(jié)果正確則說(shuō)明上次消息傳輸正確，若解析出的信息為傳輸錯(cuò)誤且達(dá)到上限次數(shù)，則告知上位機(jī)信道不通，若未達(dá)到上限次數(shù)，則FPGA調(diào)制解調(diào)模塊進(jìn)行重傳。

3 機(jī)載電力線載波通信調(diào)制解調(diào)器實(shí)現(xiàn)

在Vivado中創(chuàng)建頂層top.v文件，對(duì)所有的硬件描述文件進(jìn)行編譯，通過(guò)在testbench文件中添加激勵(lì)的方式觀測(cè)仿真輸出信號(hào)，查看功能實(shí)現(xiàn)的準(zhǔn)確性。

圖10所示為發(fā)送通路中FPGA調(diào)制過(guò)程仿真圖，其中din為輸入的基帶信號(hào)，波特率為115.2 kbps，dout為調(diào)制后的信號(hào)，其中深色的為4 MHz的高頻載波信號(hào)，淺色的為2.5 MHz的低頻載波信號(hào)。圖11所示為FPGA解調(diào)過(guò)程仿真圖，ddin為載波信號(hào)，ddout_buf_demo為經(jīng)過(guò)解調(diào)后的基帶信號(hào)，可見解調(diào)功能正常。

4 基于FPGA的機(jī)載電力線載波通信調(diào)制解調(diào)器應(yīng)用

為驗(yàn)證本文設(shè)計(jì)的調(diào)制解調(diào)器功能和性能，基于實(shí)驗(yàn)室條件搭建的機(jī)載電力線載波通信系統(tǒng)，應(yīng)用本文設(shè)計(jì)的調(diào)制解調(diào)器模塊，測(cè)試系統(tǒng)在電力線通信環(huán)境中的誤碼率和通信速率。圖12所示為機(jī)載電力線載波通信驗(yàn)證系統(tǒng)框圖，包括電源(28 V直流電源)、上位機(jī)和兩個(gè)通信節(jié)點(diǎn)，每個(gè)通信節(jié)點(diǎn)內(nèi)部集成了AFE模塊和FPGA模塊。上位機(jī)與通信節(jié)點(diǎn)之間通過(guò)串口連接；通信節(jié)點(diǎn)與電力線之間采用耦合連接，由AFE模塊實(shí)現(xiàn)，通信節(jié)點(diǎn)和干擾設(shè)備都由直流電源供電。

為驗(yàn)證基于本文調(diào)制解調(diào)模塊的機(jī)載電力線載波通信系統(tǒng)有效性，針對(duì)不同電力線長(zhǎng)和不同干擾信號(hào)(通過(guò)外接負(fù)載和信號(hào)發(fā)生器注入的形式生成)情況進(jìn)行了通信測(cè)試，通信誤碼率結(jié)果如表1所示。得到如下一些結(jié)論：

圖10 FPGA調(diào)制過(guò)程仿真圖

圖11 FPGA解調(diào)過(guò)程仿真圖

圖12 機(jī)載電力線載波通信驗(yàn)證系統(tǒng)框圖

1)電力線線長(zhǎng)影響：針對(duì)實(shí)際需求，對(duì)長(zhǎng)度在20 m以內(nèi)的電力線進(jìn)行通信實(shí)驗(yàn)，分別用2 m和20 m兩種線長(zhǎng)通信，誤碼相同，表明20 m以內(nèi)線長(zhǎng)對(duì)通信影響很?。?/p>

2)干擾信號(hào)幅值影響：任何頻率下，干擾信號(hào)幅值小于300 mV(載波信號(hào)幅值為1.1 V)，時(shí)，不會(huì)發(fā)生誤碼；若信號(hào)頻率在載波頻率附近，則會(huì)導(dǎo)致誤碼；

3)干擾信號(hào)頻率影響：在線長(zhǎng)選擇20 m，干擾信號(hào)幅值選擇300 mV時(shí)，若干擾信號(hào)頻率小于2.1 MHz或大于4.5 MHz，持續(xù)加載干擾信號(hào)也對(duì)通信無(wú)影響；若持續(xù)干擾信號(hào)頻率介于2.1 MHz和4.5 MHz之間，則會(huì)造成不同程度誤碼：幅值小于300 mV時(shí)，干擾信號(hào)幅值越小，誤碼率越低，但能夠完成通信；幅值大于300 mV將無(wú)法正常通信；若注入隨機(jī)干擾信號(hào)(頻率介于2.1 MHz和4.5 MHz之間，表1中以2.5 MHz持續(xù)10 μs的方波信號(hào)模擬隨機(jī)干擾，每隔40 ms發(fā)送一次)，通信能夠滿足誤碼率10的設(shè)計(jì)要求。

表1 通信測(cè)試結(jié)果

5 結(jié)束語(yǔ)

本文詳細(xì)介紹了基于FPGA的電力線載波通信調(diào)制解調(diào)器的設(shè)計(jì)和實(shí)現(xiàn)過(guò)程，給出了調(diào)制解調(diào)內(nèi)部具體模塊的設(shè)計(jì)、仿真及物理實(shí)現(xiàn)過(guò)程，基于設(shè)計(jì)的機(jī)載電力線載波通信系統(tǒng)測(cè)試驗(yàn)證了本文用FPGA實(shí)現(xiàn)的調(diào)制解調(diào)器的正確性和有效性。通過(guò)不同線長(zhǎng)、不同幅值和不同頻率干擾情況測(cè)試，驗(yàn)證所設(shè)計(jì)通信系統(tǒng)滿足了誤碼率設(shè)計(jì)需求，信道波特率為115.2 kbps時(shí)，誤碼率低于10。