彭宏偉，曹夢玲，黃 天，王青松，朱少立，徐大為

(中國電子科技集團第五十八研究所 江蘇 無錫 214035)

隨著半導(dǎo)體工藝技術(shù)的飛速發(fā)展，絕緣體上硅(silicon on insulator, SOI)技術(shù)因為其集成度高、功耗低、器件速度快、抗輻照能力強、寄生電容小等優(yōu)點，已經(jīng)逐漸代替體硅技術(shù)成為集成電路應(yīng)用中的主流技術(shù)[1]。

SOI MOS(metal oxide semiconductor) 器件根據(jù)埋氧(BOX) 上的硅膜厚度分為部分耗盡(partialy depleted, PD) SOI MOSFET 和全耗盡(fully depleted,FD) SOI MOSFET[2]。PDSOI CMOS 器件結(jié)構(gòu)的體區(qū)通常是浮空的，這就導(dǎo)致器件內(nèi)部累積著大量的空穴，易產(chǎn)生浮體效應(yīng)[3]。而FDSOI CMOS 器件硅膜厚度較小，短溝道效應(yīng)弱，源漏結(jié)寄生電容低，器件速度高于PDSOI CMOS 器件[4-6]。但超薄的硅膜厚度在實際工藝過程中很難控制，成本較高，所以SOI 電路中PDSOI 器件的應(yīng)用更為廣泛，本文中H 型柵PMOS 為PDSOI CMOS 器件[7]。

針對PDSOI 結(jié)構(gòu)電學(xué)特性的建模研究，國內(nèi)外研究人員已取得了一定的進展與突破。文獻[8]建立了一種適用于300℃高溫的SOI MOSFET 模型。文獻[9]開發(fā)了一種PDSOI 器件自熱效應(yīng)和浮體效應(yīng)的模型提取方法。文獻[10]提出了一種新型SOANN 埋層SOI 結(jié)構(gòu)，有效地抑制了器件的自熱效應(yīng)。文獻[11]提出了一種PDSOI 工藝H 型柵MOS 結(jié)構(gòu)的熱敏電阻測試和提取方法。文獻[12]設(shè)計了一種在MOSFET 柵極高漏電情況下，晶體管溝道的電流提取方法。以上研究成果主要解決了SOI 器件的自熱效應(yīng)、浮體效應(yīng)和高溫高漏電情況下模型的建立，但對于H 型柵MOS 結(jié)構(gòu)的跨導(dǎo)雙峰效應(yīng)模型的建立暫未涉及。

本文首先使用0.15 μm SOI 工藝制備了3.3 V工作電壓下BTS 型和H 型柵兩種MOS 實驗器件。在仿真和實際測試兩方面分析了H 型柵PMOS結(jié)構(gòu)器件發(fā)生跨導(dǎo)雙峰效應(yīng)的機理。通過增加一條與主晶體管并聯(lián)的寄生晶體管導(dǎo)電溝道的方式修正了BSIMSOI 模型，極大程度地提高了跨導(dǎo)雙峰曲線的擬合精度。

1 器件結(jié)構(gòu)和測試結(jié)果

PDSOI MOS 結(jié)構(gòu)內(nèi)部的浮體效應(yīng)可以通過不同的體接觸方式來減輕其對器件性能的影響，典型的體接觸結(jié)構(gòu)有BTS 型、H 型柵和T 型柵結(jié)構(gòu)3 種。

BTS 型PMOS 器件的剖面結(jié)構(gòu)如圖1a 所示。為了抑制器件的浮體效應(yīng)，將其源體短接，但源漏不可互換，在電路應(yīng)用中受限。而H 型柵器件的源漏完全對稱，漏(D)、柵(G)、源(S)、體(B)四端均可引出，并且H 型柵PMOS 結(jié)構(gòu)的柵邊緣的寄生三極管效應(yīng)較弱，器件的抗輻照能力強，其剖面結(jié)構(gòu)如圖1b 所示。T 型柵結(jié)構(gòu)的體接觸原理與H 型柵結(jié)構(gòu)類似，但T 型柵結(jié)構(gòu)只在溝道區(qū)一端布置了體接觸通孔，抗輻照能力偏弱。此外，與BTS 型PMOS 相比，H 型柵PMOS 存在兩種類型的Polysilicon Gate。其中，CG 被P+雜質(zhì)注入，為P+-Polysilicon Gate；PG 被N+雜質(zhì)注入，為N+-Polysilicon Gate。

圖1 器件剖面結(jié)構(gòu)

圖2 展示了基于0.15 μm SOI 工藝制備了BTS型PMOS、H 型柵NMOS 和H 型柵PMOS 實驗器件的跨導(dǎo)Gm曲線，其中，W表示柵寬，L表示柵長。實驗數(shù)據(jù)由Keysight B1500A 測試系統(tǒng)進行電學(xué)特性測試后收集得到。漏電流的變化量 ΔIDS與柵壓變化量ΔVGS之比為柵跨導(dǎo)Gm。

圖2 器件跨導(dǎo)Gm 曲線

對于BTS 型PMOS 器件和H 型柵NMOS 器件，當(dāng)VGS接近器件的閾值電壓時，源端形成反型層，器件開啟，跨導(dǎo)Gm曲線出現(xiàn)了峰值，然后隨著VGS持續(xù)增大，Gm值逐漸降低，與傳統(tǒng)MOS器件的Gm變化趨勢一致。但H 型柵PMOS 結(jié)構(gòu)在達到第一個峰值之后，若繼續(xù)加大VGS，發(fā)現(xiàn)跨導(dǎo)曲線會出現(xiàn)第二個峰值，即雙峰效應(yīng)，這就使得目前的器件模型不適用于H 型柵PMOS 器件，為其電路特性的預(yù)測增添了難度。

2 器件特性原理及仿真

H 型柵PMOS 結(jié)構(gòu)的雙峰效應(yīng)是由于其器件內(nèi)部存在兩種類型的Polysilicon Gate，當(dāng)柵上施加一定的電壓后，由S、D 和CG 構(gòu)成的晶體管導(dǎo)電溝道開啟，將其視為主晶體管。同時，H 型柵PMOS 內(nèi)部還存在另一條由S、D 和PG 構(gòu)成的寄生晶體管導(dǎo)電溝道。

為了探究主晶體管和寄生晶體管的開啟順序，本文引入了半導(dǎo)體物理中功函數(shù)差概念加以分析。不同類型的Polysilicon Gate 功函數(shù)差隨襯底濃度的變化規(guī)律如圖3 所示[13]。

圖3 器件跨導(dǎo)隨柵壓變化測試曲線

本次工藝PMOS 襯底濃度為5×1014cm-3，所以P+-Poly Gate 的功函數(shù)差 Φms等于0.68 V，N+-Poly Gate 的 Φms等于-0.35 V，并且MOSFET 處于強反型時，閾值電壓的計算公式為：

式中，Q0為有效界面電荷；Cox為單位面積的柵氧電容；ΦF為襯底費米勢；γ 為襯偏系數(shù)；Vsb為襯偏電壓。從上可知主晶體管閾值電壓(Vth1)小于寄生晶體管閾值電壓(Vth2)，所以，當(dāng)VGS達到Vth1時，主晶體管開啟，跨導(dǎo)Gm曲線出現(xiàn)第一個峰值；而隨著VGS逐漸增大到Vth2時，寄生晶體管開啟，跨導(dǎo)Gm曲線會出現(xiàn)第二個峰值。

器件的實際工藝參數(shù)如表1 所示。為了更好地研究和驗證H 型柵PMOS 器件雙峰效應(yīng)產(chǎn)生的原因和機理，依照實際的工藝參數(shù)，利用Sentaurus仿真軟件，對H 型柵PMOS 器件和去掉體區(qū)的N+-Polysilicon Gate 器件的電學(xué)特性進行了3D TCAD 仿真對比。其中，漏端的電壓固定為-0.1 V，柵端電壓-1.5 V，源端和體端電壓為0，器件三維結(jié)構(gòu)和網(wǎng)格分布如圖4 所示。

表1 器件的主要工藝參數(shù)

圖4 器件電流密度分布

利用Sdevice 三維仿真的總電流密度模塊輔助分析器件內(nèi)部開啟機制。對兩個器件的柵極上施加相同的電壓VGS。圖5a 和圖5c 分別為去掉體區(qū)的N+-Polysilicon Gate 與H 型柵PMOS 結(jié)構(gòu)同一時刻的電流密度圖?？梢园l(fā)現(xiàn)，去掉體區(qū)的N+-Polysilicon Gate，器件開啟后，內(nèi)部只存在一條由源區(qū)、漏區(qū)和P+-Polysilicon Gate 構(gòu)成的晶體管溝道，而H 型柵PMOS 器件內(nèi)部存在兩條晶體管溝道，即源區(qū)、漏區(qū)和CG 構(gòu)成的主晶體管溝道和源區(qū)、漏區(qū)和PG 構(gòu)成的寄生晶體管溝道。

通過上述仿真結(jié)果可以得出，H 型柵PMOS由于其體區(qū)的N+-Polysilicon Gate，導(dǎo)致器件內(nèi)部存在兩條晶體管溝道。為了探究兩條晶體管溝道的開啟順序，本文結(jié)合H 型柵PMOS 不同時刻下器件電流密度分布圖進行分析，如圖5 所示。在t1時刻，CG 區(qū)域電流密度較大，主晶體管溝道開啟，寄生晶體管溝道未開啟，如圖5a 所示。在t2時刻，CG 和PG區(qū)域電流密度較大，兩條晶體管溝道均開啟，與上述理論分析相符。

圖5 器件電流密度分布

此外，對于H 型柵NMOS 器件，其內(nèi)部同樣存在由不同功函數(shù)差的Polysilicon Gate 產(chǎn)生的兩個不同閾值電壓的晶體管溝道，但是測試結(jié)果未發(fā)現(xiàn)雙峰效應(yīng)，如圖2a 所示。這是由于NMOS 的導(dǎo)電溝道為N 型，靠電子流動輸送電流；PMOS 的導(dǎo)電溝道為P 型，靠空穴流動輸送電流。但電子遷移率約為空穴遷移率的2.5 倍，所以H 型柵NMOS結(jié)構(gòu)中主晶體管電流較大，寄生晶體管電流所占的比例較低，雙峰效應(yīng)不太明顯。

3 H 型柵PMOS 雙峰建模

在SOI 電路設(shè)計中，BSIMSOI 是業(yè)界最常用的SPICE 仿真模型，支持HSPICE 和SPECTRE 仿真器進行電路仿真[14]。該模型是在BSIM3v3 基礎(chǔ)上開發(fā)出來的，保證了兼容性，延續(xù)了其物理含義強、收斂性好等優(yōu)點。但是，作為SOI 電路中使用頻率最高的SPICE 模型，BSIMSOI 無法反映H 型柵PMOS 結(jié)構(gòu)跨導(dǎo)雙峰效應(yīng)。而柵跨導(dǎo)Gm為MOS器件的增益，是電路設(shè)計中的關(guān)鍵參數(shù)[15]。

BSIMSOI 內(nèi)部的等效電路如圖6 中黑色實線所示，跨導(dǎo)Gm曲線的模型仿真結(jié)果和實測數(shù)據(jù)如圖7 所示，左下角的RMS 值表示的是BSIMSOI模型仿真與實測所有數(shù)據(jù)的誤差均方根值，右下角的MAX 值表示為模型仿真與實測所有數(shù)據(jù)的最大誤差值。由圖7 可知，BSIMSOI 的跨導(dǎo)Gm模型仿真曲線只存在一個峰值，無法表現(xiàn)出H 型柵PMOS 的跨導(dǎo)雙峰效應(yīng)，RMS 值為6.91%，MAX值為14.69%，其中，跨導(dǎo)Gm曲線在第一個峰值附近和第二個峰值附近的RMS 值分別為5.43%和13.40%，擬合精度差。

圖6 器件等效電路圖

圖7 實測與模型仿真跨導(dǎo)Gm 曲線

在BSIMSOI 基礎(chǔ)上，根據(jù)對跨導(dǎo)雙峰效應(yīng)內(nèi)部物理機制的分析，對H 型柵PMOS 結(jié)構(gòu)進行建模。由于H 型柵PMOS 器件內(nèi)部存在兩條晶體管導(dǎo)電溝道，因此，在圖6 中增加了一條與主晶體管并聯(lián)的寄生晶體管溝道，如圖中虛線所示。

本文利用Keysight 公司MBP(model builder program)軟件將寄生晶體管通過子電路的方式寫入BSIMSOI 模型中。首先，定義子電路模型名字mp33_H，表示為3.3 V 工作電壓下H 型柵PMOS器件，nrd 和nrs 分別表示漏端和源端電阻方塊數(shù)，ad 和pd 表示漏區(qū)的面積和周長，as 和ps 表示源區(qū)的面積和周長，W和L表示主晶體管的柵寬和柵長，W_para 和dL_para 表示寄生晶體管的柵寬和柵長。最后，用子電路定義p33_H_core 為主晶體管，p33_H_para 為寄生晶體管，并將其并聯(lián)。

子電路設(shè)定好后，利用BSIMSOI 模型參數(shù)對跨導(dǎo)Gm曲線進行擬合。模型擬合結(jié)果如圖8 所示，將p33_H_core 主晶體管參數(shù)用于擬合跨導(dǎo)Gm曲線的第一個峰值附近區(qū)域。使用p33_H_para寄生晶體管參數(shù)用于擬合跨導(dǎo)Gm曲線的第二個峰值至3.3 V 區(qū)域?？芍?，新建的H 型柵PMOS 模型可有效反映其跨導(dǎo)雙峰效應(yīng)，并且RMS 值為1.91%，MAX 值為6.68%，極大程度地提高了模型精度。

圖8 實測與模型仿真跨導(dǎo)Gm 曲線

此外，由圖9 可知，固定L，隨著W變小，H 型柵PMOS 器件的跨導(dǎo)雙峰效應(yīng)越來越明顯，這是由于主晶體管電流降低，寄生晶體管電流占總電流比例上升。為了能夠很好地擬合W方向的跨導(dǎo)雙峰變化趨勢，本文增加了BSIMSOI 內(nèi)部的W方向bin 參數(shù)。

通過增加BSIMSOI 內(nèi)部u0、ua 和ub 的遷移率W方向bin 參數(shù)：wu0、wua 和wub，可以良好地提高器件W方向的模型擬合精度，模型仿真結(jié)果如圖9 所示。不同W尺寸下的H 型柵PMOS 模型擬合誤差值結(jié)果如表2 所示，其中，RMS1、MAX1表示優(yōu)化前的模型誤差值，RMS2、MAX2 表示優(yōu)化后的模型誤差值。由此可知，在模型中增加W方向bin 參數(shù)后，模型精度得到了較大提升。

圖9 實測與模型仿真跨導(dǎo)Gm 曲線

表2 模型仿真精度

4 結(jié) 束 語

本文結(jié)合Sentaurus 3D TCAD 仿真，首先分析了H 型柵PMOS 結(jié)構(gòu)跨導(dǎo)雙峰效應(yīng)的內(nèi)部電學(xué)機理，得出器件內(nèi)部由于功函數(shù)差，存在兩條不同閾值電壓的晶體管導(dǎo)電溝道的結(jié)論。針對該器件特性，在標準BSIMSOI 模型的基礎(chǔ)上，提出了與主晶體管并聯(lián)的寄生晶體管模型，該模型使同尺寸下的H 型柵PMOS 結(jié)構(gòu)的預(yù)測精度從6.91%提高至1.91%，最大誤差從14.69%下降至6.68%。此外，利用BSIMSOI 內(nèi)部的W方向bin 參數(shù)良好地優(yōu)化了W較小尺寸的模型精度。本實驗方案可以為PDSOI 工藝條件下電路的MOS 器件設(shè)計提供參考。