李欣，馬志剛

（中國電子科技集團(tuán)公司第20研究所，陜西西安，710068）

0 引言

衛(wèi)星導(dǎo)航系統(tǒng)由空間段、地面段和用戶段組成，按照功能可將信號鏈路劃分為下行導(dǎo)航信號鏈路、上行注入信號鏈路、站間時間/同步數(shù)據(jù)傳輸鏈路和RDSS出/入站信號鏈路，其中最后兩個鏈路是北斗衛(wèi)星導(dǎo)航系統(tǒng)特有的。衛(wèi)星導(dǎo)航、通信系統(tǒng)各鏈路信號很多都是 CDMA 擴(kuò)頻信號，各路信號之間頻譜重疊，引起了各路信號之間的相互干擾即多址干擾。隨著全球衛(wèi)星系統(tǒng)逐步發(fā)展完善，未來衛(wèi)星總數(shù)將不斷增加，此時多址干擾對衛(wèi)星導(dǎo)航、通信性能的影響將不容忽視，尤其是當(dāng)存在衛(wèi)星信號功率增強(qiáng)時，來自強(qiáng)信號的多址干擾將顯著影響到期望接收信號的捕獲和跟蹤；或者隨著衛(wèi)星運動多址干擾信號與期望信號的頻率變化至特定關(guān)系時多址干擾形成的偽碼跟蹤誤差非常顯著。為了深入研究多址干擾對衛(wèi)星導(dǎo)航、通信系統(tǒng)的影響，探索衛(wèi)星導(dǎo)航、通信系統(tǒng)抗多址干擾的方法，本文基于軟件無線電的思想，結(jié)合FPGA 的DDS 技術(shù)，應(yīng)用動態(tài)重構(gòu)技術(shù)，設(shè)計了衛(wèi)星導(dǎo)航、通信一體化多址干擾源。為滿足衛(wèi)星導(dǎo)航、通信抗多址干擾性能驗證，多址信號源主要用于衛(wèi)星導(dǎo)航系統(tǒng)接收終端的抗多址干擾性能測試，最多可產(chǎn)生20 路多址信號，每一路的信號能夠分別進(jìn)行擴(kuò)頻調(diào)制、信道編碼、載波調(diào)制、信號幅度控制，載波頻率微調(diào)等信號處理，每路可產(chǎn)生一路可配置衛(wèi)星導(dǎo)航、通信多址干擾信號，滿足衛(wèi)星導(dǎo)航系統(tǒng)導(dǎo)航、通信抗多址干擾性能驗證的需要。

1 系統(tǒng)原理及整體方案

衛(wèi)星系統(tǒng)中，導(dǎo)航信號和通信信號很多采用CDMA 碼分多址方式，信號結(jié)構(gòu)[1]大致可以分為載波、偽碼、數(shù)據(jù)三個層次，衛(wèi)星號為n衛(wèi)星發(fā)射的標(biāo)準(zhǔn)衛(wèi)星信號可以表示為：

式中：上標(biāo)n表示衛(wèi)星號；下標(biāo)I、Q分別表示同相支路、正交支路；A表示載波振幅；C表示偽碼；D表示數(shù)據(jù)碼；φ 表示載波初相；f 表示載波頻率；t 表示衛(wèi)星發(fā)射時間。以衛(wèi)星信號采用BPSK 調(diào)制方式為例，可表示為：

分解得：

其中：

多路多址信號疊加的數(shù)學(xué)模型可以表示為：

由上式可知，數(shù)字運算時先疊加后調(diào)制與先調(diào)制后疊加是相同的。在本方案采用先疊加后調(diào)制的方法，即先在FPGA 中把20 個通道的信號進(jìn)行合成，得到包含20 個通道的數(shù)字基帶信號，然后送到高速D/A進(jìn)行轉(zhuǎn)換得到模擬信號。

多址信號源由20 個并行基帶處理單元、信號合路器、FIR 濾波器、數(shù)模轉(zhuǎn)換（DAC）組成?；鶐幚韱卧瓿蓪斎霐?shù)據(jù)的編碼、數(shù)據(jù)速率控制、擴(kuò)頻調(diào)制、成形濾波、BPSK 載波調(diào)制、信號功率控制等處理，信號合路器將20路基帶信號合路為一路輸出，F(xiàn)IR 對合路后的信號進(jìn)行濾波，濾除載波帶外的干擾，DAC 將數(shù)字信號轉(zhuǎn)換成模擬信號，并將多址信號輸出。多址信號源原理框圖如圖1 所示。

圖1 多址信號源原理框圖

多址信號源的20 個基帶處理單元都可以獨立處理，互不影響?；鶐幚韱卧捎肔DPC 編碼方式，來提高數(shù)傳的糾錯性能；直接序列擴(kuò)頻模塊將輸入數(shù)據(jù)與偽碼相乘，得到新的基帶數(shù)據(jù)，達(dá)到頻譜展寬的目的；成形濾波是對展寬的信號做濾波處理，防止頻譜內(nèi)的碼間干擾。載波調(diào)制模塊采用BSPK 調(diào)制方式，將基帶信號調(diào)制到中頻信號；功率控制模塊控制每一路基帶信號的功率大小以及每路基帶信號的輸出開關(guān)控制，實現(xiàn)1 至20 路多址干擾信號的輸出路數(shù)和輸出功率控制。

2 基帶硬件實現(xiàn)架構(gòu)

多址干擾源采用單DSP 加雙FPGA 為核心的硬件架構(gòu)。DSP 作為核心控制中心，負(fù)責(zé)系統(tǒng)的運行綜合控制，與上位機(jī)數(shù)據(jù)交互處理，協(xié)同F(xiàn)PGA 完成基帶信號處理，控制LCD 顯示、鍵控模塊等；兩塊FPGA 各自完成10 路基帶信號的編碼、擴(kuò)頻調(diào)制、成形濾波、載波調(diào)制、功率控制等處理，最后通過信號疊加的方式將20 路中頻信號合路，在FPGA1上做FIR 濾波處理；DAC 模塊完成數(shù)字信號到模擬信號的轉(zhuǎn)變；時鐘控制單元為系統(tǒng)提供穩(wěn)定的時鐘信號；電源模塊能同時產(chǎn)生12V、5V、3.3V、1.2V 四種電平的電壓信號；LCD 和鍵控單元是人機(jī)友好交互的主要部分。多址信號源硬件架構(gòu)如圖2 所示。

圖2 多址信號源硬件架構(gòu)圖

DSP 與FPGA 協(xié)同工作完成整個多址干擾源的數(shù)據(jù)、信號處理工作，DSP 作為數(shù)據(jù)處理和控制單元，F(xiàn)PGA 作為信號處理單元。DSP 將上位機(jī)的發(fā)送數(shù)據(jù)進(jìn)行解包分組，根據(jù)FPGA 的處理速度給FPGA 傳送數(shù)據(jù)，并執(zhí)行各個基帶單元編碼器的控制，DSP 控制FPGA 基帶信號的啟動路數(shù)和功率調(diào)整以及載波頻偏的調(diào)整。FPGA 根據(jù)DSP的控制指令及自身的反饋，來完成整個基帶信號的核心處理，兩塊FPGA 并行工作，產(chǎn)生出測試所需的多路多址干擾信號。

3 基帶信號處理設(shè)計

多址干擾源基帶信號處理充分利用動態(tài)可重構(gòu)的雜干擾信號產(chǎn)生技術(shù)，支持動態(tài)、靈活可配置的產(chǎn)生多種類型干擾信號、組合干擾信號產(chǎn)生技術(shù)研究?；鶐盘柼幚硎峭ㄟ^DSP 和FPGA 完成，DSP 主要負(fù)責(zé)數(shù)據(jù)組幀、通道配置、碼控制、載波控制等處理，F(xiàn)PAG 主要包含前項糾錯編碼、擴(kuò)頻調(diào)制、濾波、數(shù)字載波調(diào)制等。

針對導(dǎo)航、通信選擇的前項糾錯編碼是碼率1/2 LDPC碼，但校驗矩陣的特點差別比較大，將校驗矩陣先存到FPGA 的Rom 內(nèi)，DSP 調(diào)用相應(yīng)的編碼器時，選擇相應(yīng)的校驗矩陣參數(shù)，完成編碼。

數(shù)字載波調(diào)制主要是載波信號生成，載波信號產(chǎn)生模塊的核心為載波NCO，用于產(chǎn)生主波形（載波），載波NCO[2]采用的就是DDS 技術(shù)，具有精確的頻率分辨率、快速的轉(zhuǎn)換時間等優(yōu)點，它的結(jié)構(gòu)包括相位累加器和正弦查找表兩部分。載波NCO 模塊接收DSP 送來的載波頻率控制字、載波相位調(diào)整字，實現(xiàn)動態(tài)數(shù)字中頻載波的產(chǎn)生。

偽碼都是gold 碼，通信類有一個專用模塊產(chǎn)生偽隨機(jī)系列，直接有DSP 控制器輸出，通過調(diào)整碼NCO 調(diào)整其輸出狀態(tài)，導(dǎo)航偽碼的產(chǎn)生都通過多項式來生成，模塊有GPS、北斗的偽碼產(chǎn)生模塊，由DSP 負(fù)責(zé)完成調(diào)用控制，在此以北斗為例介紹偽碼的產(chǎn)生方式。北斗B1 頻段測距碼周期為1ms，碼長為2046 個碼片，碼速率為2.046Mcps。B1 頻段I 支路的測距碼是由兩個線性序列G1 和G2 模2 相加后截短1 個碼片生成的，北斗測距碼生成原理如圖3 所示。G1 和G2 序列兩個11 級的線性移位寄存器實現(xiàn)，生成多項式如下：

圖3 北斗測距碼生成原理

偽隨機(jī)碼生成模塊的核心是碼NCO，碼NCO 能產(chǎn)生偽碼生成所需的頻率，它具有頻率分辨率高、頻率切換速度快等優(yōu)點。碼NCO 相位累加器的工作原理與載波NCO 類似。相位累加器在每一個時鐘CLK 輸入的時候，將輸入的頻率控制字與之前一個CLK 的相位累加器中的相位數(shù)據(jù)進(jìn)行累加，每一次相位累加器的最高位溢出數(shù)據(jù)，就是系統(tǒng)所需要的碼NCO 頻率。相位累加器的溢出頻率，驅(qū)動存有偽碼信息的存儲器（ROM 表），輸出所產(chǎn)生的偽碼。碼NCO 不僅僅是實現(xiàn)簡單的測距碼輸出，還是精確偽距實現(xiàn)的關(guān)鍵模塊。碼NCO 原理圖如圖4 所示。

圖4 碼NCO 原理圖

碼NCO 累加寄存器位寬N 與系統(tǒng)偽距模擬精度Δρ 的關(guān)系為，其中Tcode為偽碼碼元寬度。

本設(shè)計中，取碼NCO 累加寄存器位寬與載波NCO 相同，為32bit，使二者在同一系統(tǒng)時鐘下具有相同的頻率分辨率，且能充分保證偽距模擬精度的要求。

4 系統(tǒng)測試

按照本文設(shè)計，項目中已實現(xiàn)該方案，并完成測試，該多址信號干擾源需要輸入10MHz、1PPS 的輸入信號，可通過頻譜分析儀來測試其輸出中頻信號波形，測試原理框圖如圖5 所示。

圖5 多址信號源測試原理框圖

測試將中頻輸出信號接到頻譜分析儀，可以看到單路單載波信號和擴(kuò)頻信號，如圖6 所示。

圖6 中頻輸出單載波和擴(kuò)頻信號

5 結(jié)束語

基于軟件無線電設(shè)計思想，本文設(shè)計的多通道干擾信號產(chǎn)生器，每個通道均能獨立進(jìn)行參數(shù)重配置，產(chǎn)生不同樣式的干擾信號，具有較強(qiáng)的靈活性和通用性。另外，針對不同的應(yīng)用需求，對信號產(chǎn)生模塊可方便地進(jìn)行裁剪，以優(yōu)化資源，集成更多的信號產(chǎn)生模塊。