李敬國(guó),袁 媛,于 艷

(中國(guó)電子科技集團(tuán)公司第十一研究所,北京 100015)

1 引 言

隨著紅外技術(shù)和集成電路技術(shù)的發(fā)展,列級(jí)數(shù)字化技術(shù)已經(jīng)成為紅外探測(cè)器數(shù)字化的一種重要技術(shù)途徑,列級(jí)數(shù)字化技術(shù)不僅對(duì)外部噪聲具有很好的抗干擾能力,同時(shí)可以有效規(guī)避紅外探測(cè)器外部電子系統(tǒng)的非線性和功耗,提高紅外探測(cè)器靈敏度、小型化、智能化水平。

2 數(shù)字化技術(shù)

紅外焦平面數(shù)字化技術(shù)途徑主要分為三種:芯片級(jí)數(shù)字化技術(shù)、列級(jí)數(shù)字化技術(shù)、像素級(jí)數(shù)字化技術(shù)。

2.1 芯片級(jí)數(shù)字化技術(shù)

傳統(tǒng)芯片級(jí)數(shù)字化技術(shù)是在讀出電路芯片上通過一個(gè)ADC完成所有像元信號(hào)的模數(shù)轉(zhuǎn)換,對(duì)于M(列)×N(行)陣列,芯片級(jí)數(shù)字化一幀數(shù)據(jù)的轉(zhuǎn)換速率為:

(1)

式中,τADC為ADC的采樣時(shí)間,即:采樣頻率fs的倒數(shù);τRO為讀出1位數(shù)字信號(hào)所需要的時(shí)間,取決于主時(shí)鐘的頻率;nbit為ADC轉(zhuǎn)換的分辨率。nparallel為并行輸出的位數(shù);因此,在一定的幀頻條件下,對(duì)芯片級(jí)ADC的轉(zhuǎn)換速率要求非常高,比如:規(guī)格1280×1024,幀頻50 Hz,ADC的采樣速率為66 Msps(Mega-sample per second)。

2.2 列級(jí)數(shù)字化技術(shù)

列級(jí)數(shù)字化技術(shù)是一種在讀出電路列級(jí)實(shí)現(xiàn)模數(shù)轉(zhuǎn)換的技術(shù),像素陣列的每列有一個(gè)ADC或者1個(gè)以上的ADC同時(shí)工作。列級(jí)數(shù)字化技術(shù)是目前最流行和應(yīng)用最廣的技術(shù)途徑。

主要有幾個(gè)明顯的優(yōu)點(diǎn):其一,可以大幅提升一幀數(shù)據(jù)的轉(zhuǎn)換頻率,列級(jí)數(shù)字化一幀數(shù)據(jù)的轉(zhuǎn)換速率如公式(2)所示,提高幀頻:

(2)

其二,ADC的轉(zhuǎn)換頻率可以大幅降低,如果讀出電路每列具有一個(gè)ADC,規(guī)格1280×1024,幀頻為50 Hz,則ADC的采樣速率為52 ksps(kilo-samples per second),即:行頻。其三,功耗可以比較低,甚至低于模擬電路的功耗,主要是由于列級(jí)數(shù)字化技術(shù)消除了原有的高速模擬電路,列級(jí)數(shù)字信號(hào)可以非常高的速度讀出。

列級(jí)數(shù)字化的主要挑戰(zhàn)主要包括幾方面:第一,列級(jí)ADC的版圖設(shè)計(jì)會(huì)受到列級(jí)寬度的限制,潛在消除了大部分ADC架構(gòu)在列級(jí)的應(yīng)用;第二,由于列級(jí)ADC呈列級(jí)排布,存在模擬域、數(shù)字域信號(hào)分布以及串?dāng)_問題,特別是將幾千個(gè)中高分辨率的ADC集成在一個(gè)芯片上,需要精心設(shè)計(jì)時(shí)鐘樹電路和高功耗模擬驅(qū)動(dòng)電路;第三,需要考慮多個(gè)ADC的輸出碼流,外部的處理電路能夠?qū)敵龅拇a流進(jìn)行正確的解碼。

2.3 像素級(jí)數(shù)字化技術(shù)

像素級(jí)數(shù)字化技術(shù)是一種將ADC集成在單個(gè)像元面積內(nèi)的技術(shù),像素級(jí)數(shù)字化技術(shù)的發(fā)展主要得益于CMOS集成電路制造工藝線寬的不斷減小,使得在有限的像元面積內(nèi)可以高密度的集成晶體管。每個(gè)像元輸出單獨(dú)的數(shù)字信號(hào),極大地提高數(shù)字信號(hào)的讀出速度,像素級(jí)數(shù)字化一幀數(shù)據(jù)轉(zhuǎn)換速率為:

(3)

像素級(jí)ADC技術(shù)ADC轉(zhuǎn)換頻率可以非常低,如果每個(gè)像素具有一個(gè)完整的ADC結(jié)構(gòu),規(guī)格1280×1024,幀頻50 Hz,則ADC的采樣速率為50 sps(samples per second)。

像素級(jí)ADC主要優(yōu)點(diǎn):①在所有的數(shù)字化技術(shù)具有最高的帶寬;②極大提升了電荷處理能力和動(dòng)態(tài)范圍,弱化了最大信號(hào)和最小噪聲的關(guān)系;③像素單元可以很快重構(gòu)不同大小的陣列。其主要挑戰(zhàn)主要包括幾方面:①像素級(jí)數(shù)字化技術(shù)明顯受到像元面積限制;②功耗比較大,每個(gè)像元都會(huì)產(chǎn)生與輻射強(qiáng)度成正比的動(dòng)態(tài)功耗;③受像元面積限制,ADC電路的設(shè)計(jì)尺寸通常比較小,惡化了電路的非均勻性和低頻噪聲。

2.4 三種實(shí)現(xiàn)方式對(duì)比

根據(jù)三種數(shù)字化實(shí)現(xiàn)方式轉(zhuǎn)換速率公式,典型值M=N,τADC=1 μs,τRO=10 ns,nbit=nparallel=12繪制轉(zhuǎn)換速率圖如1所示。可以看出采用多個(gè)ADC方式,無論像素級(jí)數(shù)字化方式還是列級(jí)數(shù)字化方式,轉(zhuǎn)換速率明顯高于芯片級(jí)實(shí)現(xiàn)方式;當(dāng)像素陣列規(guī)模比較小時(shí),芯片級(jí)數(shù)字化可以實(shí)現(xiàn)比較高轉(zhuǎn)換速率,當(dāng)陣列規(guī)模比較大時(shí)(比如:1280×1024),列級(jí)數(shù)字化技術(shù)與像素級(jí)數(shù)字化技術(shù)轉(zhuǎn)換速率已經(jīng)非常接近[1]。

芯片級(jí)數(shù)字化技術(shù)優(yōu)點(diǎn)是可以利用專業(yè)ADC公司的IP,降低開發(fā)風(fēng)險(xiǎn),圖像重構(gòu)和校正比較簡(jiǎn)單;其缺點(diǎn)是當(dāng)讀出電路的分辨率要求比較高時(shí),帶寬、碼率、功耗會(huì)成為明顯的瓶頸,要滿足百萬(wàn)像素中等規(guī)模讀出電路的動(dòng)態(tài)范圍和可接受的數(shù)據(jù)速率,采用芯片級(jí)ADC技術(shù)實(shí)現(xiàn)是非常困難,幾乎是不可以實(shí)現(xiàn)的;列級(jí)數(shù)字化技術(shù)對(duì)工作于視頻速率甚至更高速率的百萬(wàn)像素級(jí)別的讀出電路是一種比較好的選擇;像素級(jí)ADC技術(shù)比較適合規(guī)模中等、間距較大、動(dòng)態(tài)范圍和帶寬要求比較高的讀出電路,同時(shí)容忍比較高的功耗。

3 列級(jí)模數(shù)轉(zhuǎn)換技術(shù)

將多個(gè)ADC集成在讀出電路的列級(jí),可以實(shí)現(xiàn)比較高的幀數(shù)據(jù)轉(zhuǎn)換速率;但由于受列級(jí)間距限制和ADC并行排布的特點(diǎn),ADC在分辨率、噪聲、速度、功耗方面提出了新的要求。

3.1 列級(jí)ADC指標(biāo)[1]

3.1.1 ADC的分辨率

從圖2可以看出,隨著輻射強(qiáng)度的增加,當(dāng)輻射強(qiáng)度達(dá)到一定程度時(shí),光子散粒噪聲在整個(gè)紅外探測(cè)器系統(tǒng)中噪聲占主導(dǎo),利用此輻射特點(diǎn),當(dāng)背景溫度較高時(shí),實(shí)際上可以放松ADC量化的精度[2],具體如公式:

(4)

式中:k,量化步長(zhǎng)的倍數(shù),取值1,2,4,8,…;

r,量化噪聲與光子噪聲之比,保持定值,光子噪聲增加,量化噪聲可以相應(yīng)增加;

Nsat,飽和電子數(shù),與ADC輸入范圍一致;

Nsig,ADC量化步長(zhǎng)翻倍時(shí)對(duì)應(yīng)的信號(hào)大小。

3.1.2 ADC的噪聲和面積

將多個(gè)ADC集成在讀出電路列級(jí)會(huì)引起隨機(jī)噪聲,同時(shí),由于不同列ADC電路存在失配,將會(huì)產(chǎn)生列級(jí)固定圖形噪聲,圖像上會(huì)存在列信號(hào)差異。

列級(jí)ADC對(duì)單個(gè)ADC的版圖設(shè)計(jì)約束比較嚴(yán)格,如果每列具有一個(gè)ADC,則ADC版圖設(shè)計(jì)寬度必須小于等于像素單元的寬度,進(jìn)而會(huì)限制ADC種類。

3.1.3 ADC的速度與功耗

ADC的速度是一個(gè)非常重要指標(biāo),ADC的速度與NADC的數(shù)量、Npixels、τF、τRO、nbits、nparallel的關(guān)系如公式(5)所示。ADC的數(shù)量NADC越大,ADC的速度要求越低。ADC的速度在讀出速度、像素陣列大小和輸出吞吐量存在折中關(guān)系。

(5)

式中:τF為幀周期;

τRO為讀出一位數(shù)字信號(hào)所需要的時(shí)間,取決于主時(shí)鐘的頻率;

nbit為ADC轉(zhuǎn)換的分辨率;

nparallel為并行輸出的位數(shù);

NADC為像素陣列所擁有的ADC的數(shù)量。

由于紅外焦平面工作在深低溫環(huán)境中,因此,ADC的功耗控制非常關(guān)鍵,列級(jí)數(shù)字化讀出電路的功耗主要由列級(jí)ADC的功耗和后續(xù)讀出電路的功耗決定,功耗與轉(zhuǎn)換速度存在折中設(shè)計(jì),功耗會(huì)隨著分辨率和幀率線性增加。

3.2 適用于列級(jí)實(shí)現(xiàn)的ADC技術(shù)

目前,列級(jí)數(shù)字化技術(shù)已經(jīng)廣泛應(yīng)用在可見光領(lǐng)域,表1列出了部分CMOS可見光芯片采用的ADC類型,用在可見光領(lǐng)域的列級(jí)模數(shù)轉(zhuǎn)換技術(shù)包括SAR、Cyclic、Single Slope、Sigma-Delta以及Multiple-Ramp ADC技術(shù)。由于制冷型紅外焦平面陣列應(yīng)用要求高分辨(有效位≥13)、低功耗、小像素間距,下面重點(diǎn)介紹適用于紅外焦平面讀出電路的DRSS(Dual Ramp Single Slope)技術(shù)和Sigma-Delta ADC技術(shù)。

表1 各種列級(jí)ADC架構(gòu)指標(biāo)對(duì)比[1]

表2 SCD 基于DRSS技術(shù)的讀出電路指標(biāo)

表3 CEA_LETI ADC技術(shù)指標(biāo)

(6)

3.2.1 雙斜坡單斜率ADC(Dual Ramp Single Slop ADC)[2]

列級(jí)ADC技術(shù)在CMOS可見光領(lǐng)域已經(jīng)很普及,主要得益于列級(jí)ADC有助于大面陣的信號(hào)的高速讀出。列級(jí)ADC通常會(huì)采用單斜率ADC架構(gòu),其優(yōu)點(diǎn)是列級(jí)僅僅需要一個(gè)比較器,減小了列級(jí)面積開支,列級(jí)電路的均勻性、匹配性可以做的比較好;其缺點(diǎn)是ADC的轉(zhuǎn)換時(shí)間隨著位數(shù)呈指數(shù)級(jí)別增加,限制了高分辨率紅外焦平面讀出電路的讀出速度。

(1)Single Slop ADC

單斜率ADC電路原理圖如圖3所示,主要由可復(fù)位的積分器、比較器和計(jì)數(shù)器組成,其中積分器主要產(chǎn)生精準(zhǔn)參考斜坡信號(hào)。ADC轉(zhuǎn)換時(shí)刻,計(jì)數(shù)器清零,積分器復(fù)位,輸入級(jí)信號(hào)接入比較器,積分器開始產(chǎn)生斜坡信號(hào),同時(shí),計(jì)數(shù)器開始計(jì)數(shù),模擬信號(hào)通過對(duì)脈沖信號(hào)計(jì)數(shù)轉(zhuǎn)換成時(shí)間信號(hào),最終獲得時(shí)間-數(shù)字信號(hào)轉(zhuǎn)換。ADC的精度取決于時(shí)鐘生成器、積分器的RC時(shí)間常數(shù)以及參考電壓Vref的精度,如公式(7)和(8)所示。

(7)

(8)

單斜率轉(zhuǎn)換速度受限于時(shí)鐘速度,N位分辨率的ADC需要的轉(zhuǎn)換速度為2N+K時(shí)鐘周期,K為RAMP復(fù)位時(shí)間和轉(zhuǎn)換結(jié)果鎖存時(shí)間,適用于地行頻、低分辨率的應(yīng)用場(chǎng)合,比如:分辨率N=12位的單斜率ADC,其轉(zhuǎn)換時(shí)間為4096個(gè)時(shí)鐘,當(dāng)時(shí)鐘速度位50 MHz時(shí),行周期應(yīng)大于82 μs,這么低的行頻對(duì)讀出電路而言是不可接受的。

(2)Dual Ramp Single Slop ADC[3]

雙斜坡單斜率ADC是多斜坡單斜率ADC的一種,主要是為降低單斜率ADC的轉(zhuǎn)換時(shí)間,其原理圖如圖4所示。

雙斜坡單斜率ADC電路主要包括:反相采樣保持電路、兩個(gè)參考電流源、比較器1和比較器2、時(shí)鐘產(chǎn)生器和計(jì)數(shù)器。

ADC轉(zhuǎn)換開始時(shí),計(jì)數(shù)器清零,S3開關(guān)閉合,信號(hào)在電容C上積分,S1和S2開關(guān)斷開,電容C不會(huì)發(fā)生電荷泄放;S3斷開,輸入信號(hào)Vin在C上完成采樣保持;然后S1閉合,電流源以I的大小對(duì)電容C進(jìn)行放電,直至積分器的輸出達(dá)到Vt值,在放電t1期間,粗分計(jì)數(shù)器完成計(jì)數(shù)脈沖的計(jì)數(shù),粗分計(jì)數(shù)器最大計(jì)數(shù)值為255;比較器1探測(cè)到預(yù)閾值電壓Vt時(shí),S1斷開,S2閉合,另一個(gè)電流源以I/256值對(duì)電容C繼續(xù)放電,直到比較器2探測(cè)到0,放電期間t2,細(xì)分計(jì)數(shù)器開始計(jì)數(shù)。如果細(xì)分計(jì)數(shù)器的值大于255,則向粗分計(jì)數(shù)器產(chǎn)生進(jìn)位,粗分計(jì)數(shù)器加1。通過這種方式,可以獲得16位的數(shù)字輸出信號(hào),ADC的轉(zhuǎn)換速度可以提高128倍,即2N/2/2倍。

圖5為DRSS ADC 工作原理圖,要實(shí)現(xiàn)8位的分辨率,DRSS只需要32時(shí)鐘,普通的單斜率ADC需要256個(gè)時(shí)鐘,提高了8倍。

以色列SCD公司基于DRSS ADC技術(shù)路線成功設(shè)計(jì)了系列列級(jí)數(shù)字化讀出電路,列級(jí)ADC的分辨率為15位,FoMPE為100 fJ/LSB,數(shù)據(jù)密度為85 ksps/20 μm,時(shí)鐘速率為45 MHz,轉(zhuǎn)換時(shí)間為2×256個(gè)時(shí)鐘,幀頻100 Hz,功耗130 mW[4]。

3.2.2 Sigma Delta ADC(Δ∑ ADC)

Sigma-DeltaADC引入了過采樣和噪聲整形,可大幅度降低電容噪聲的影響,而且對(duì)于元件失配不敏感,可以小面積實(shí)現(xiàn)。傳統(tǒng)Sigma-delta ADC適用于連續(xù)時(shí)間信號(hào)進(jìn)行持續(xù)采樣,面積和功耗開銷比較大,而增量式Sigma-Delta ADC可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)的A/D轉(zhuǎn)換,非常適合應(yīng)用在紅外焦平面讀出電路陣列中。

(1)增量式1階Δ∑ADC結(jié)構(gòu)

增量式1階Sigma-Delta ADC原理如圖6所示。

內(nèi)嵌∑Δ調(diào)制器,通過噪聲整形獲得比較高的精度,每次數(shù)據(jù)轉(zhuǎn)換需要M個(gè)時(shí)鐘周期,然后RST復(fù)位信號(hào)對(duì)調(diào)制器和抽取濾波器的所有存儲(chǔ)單元進(jìn)行清零。增量式ADC工作是間歇性的,采取采樣-轉(zhuǎn)換循環(huán)工作方式,適用于低頻高精度轉(zhuǎn)換,增量式1階Sigma-Delta ADC 轉(zhuǎn)化速度非常慢,如果分辨率為N,則1階結(jié)構(gòu)完成一次轉(zhuǎn)換需要2N時(shí)鐘周期,不適合大陣列高幀頻高分辨率的應(yīng)用。為了提高轉(zhuǎn)速速度,需要提升增量式Δ∑ADC結(jié)構(gòu)的階數(shù)。

(2)增量式2階Δ∑ADC結(jié)構(gòu)

增量式2階Δ∑ADC結(jié)構(gòu)如圖7所示。

CEA_LETI基于增量式2階Δ∑ADC結(jié)構(gòu),完成了ADC性能的測(cè)試,其性能表所示。

(3)增量式3階Δ∑ADC結(jié)構(gòu)[5]

增量式3階Δ∑ADC結(jié)構(gòu)如圖8所示。在每個(gè)轉(zhuǎn)換器周期開始時(shí),用Reset信號(hào)對(duì)每個(gè)積分器進(jìn)行復(fù)位,以清除前一個(gè)轉(zhuǎn)換的記憶效應(yīng)。后續(xù)的數(shù)字抽取濾波器采用3階串聯(lián)的數(shù)字積分器,Reset信號(hào)也用于對(duì)數(shù)字積分器進(jìn)行復(fù)位。

增量式3階Δ∑ADC有效位與轉(zhuǎn)換周期的關(guān)系如公式(9)所示。從公式可以清楚的得知,隨著轉(zhuǎn)換周期M的增加,有效位數(shù)也相應(yīng)的增加;但公式(9)c1,c2,b比例因子不能獨(dú)立選擇,否則會(huì)影響環(huán)路的穩(wěn)定性。如果輸入信號(hào)接近VREF,增量式高階Δ∑ADC環(huán)路將會(huì)變得非常不穩(wěn)定,一般情況下,增量式2階Δ∑ADC的輸入Vin應(yīng)≤0.9VREF,增量式3階Δ∑ADC的輸入Vin應(yīng)≤0.75VREF。當(dāng)每次轉(zhuǎn)換脈沖數(shù)M越大,為了避免積分器過載,c1,c2,b比例因子必須越小,因此轉(zhuǎn)換周期數(shù)M需要最優(yōu)選擇。如果分辨率需要16位,輸入信號(hào)V≤0.67VREF,采用增量式2階Δ∑ADC結(jié)構(gòu),每次轉(zhuǎn)換周期需要537個(gè)時(shí)鐘周期,采用增量式3階Δ∑ADC結(jié)構(gòu),每次轉(zhuǎn)換周期需要158個(gè)時(shí)鐘周期。

≈3log2(M)+log2(c2c1b)-2.6

(9)

數(shù)字抽取濾波器的原理框圖如圖9所示。對(duì)應(yīng)于3階Δ∑ADC調(diào)制器,數(shù)字抽取濾波器由三級(jí)數(shù)字積分器構(gòu)成。首先,Δ∑調(diào)制器所輸出的1位數(shù)字碼流進(jìn)入第一級(jí)積分器(8位計(jì)數(shù)器),計(jì)數(shù)得到的數(shù)據(jù)再經(jīng)過兩級(jí)累加(14位& 19位accumulator),最后得到16位的A/D轉(zhuǎn)換結(jié)果。

3階1位 CIFF結(jié)構(gòu)SDM和抽取濾波器的仿真結(jié)果如圖10所示?？梢钥吹讲捎媚壳癝DM ADC結(jié)構(gòu),結(jié)合過采樣率OSR=80和160,信噪比可以達(dá)到80 dB以上。

圖1 不同數(shù)字化方式轉(zhuǎn)換頻率

圖2 利用光子的散粒噪聲,通過二進(jìn)制方式抬高ADC的量化噪聲

圖3 單斜率ADC原理圖

圖4 雙斜坡單斜率ADC原理圖

圖5 DRSS ADC工作原理圖

圖6 增量型一階Δ∑ ADC工作原理圖

圖7 增量式2階Δ∑ADC架構(gòu)

圖8 增量式3階SDM ADC設(shè)計(jì)架構(gòu)

圖9 抽取濾波器結(jié)構(gòu)

圖10 三階 Δ∑OSR與SNDR的關(guān)系

4 結(jié) 論

通過對(duì)比三種數(shù)字化的實(shí)現(xiàn)方式特點(diǎn),像素級(jí)數(shù)字化方式和列級(jí)數(shù)字化方式的幀轉(zhuǎn)換速率明顯高于芯片級(jí)實(shí)現(xiàn)方式;當(dāng)陣列規(guī)模比較小時(shí),芯片級(jí)數(shù)字化可以實(shí)現(xiàn)比較高轉(zhuǎn)換速率,當(dāng)陣列規(guī)模比較大時(shí),列級(jí)數(shù)字化技術(shù)與像素級(jí)數(shù)字化技術(shù)轉(zhuǎn)換速率已經(jīng)非常接近。列級(jí)數(shù)字化技術(shù)由于不完全受像元面積限制,已經(jīng)成為主流的讀出電路數(shù)字化方式,單斜率ADC由于電路結(jié)構(gòu)簡(jiǎn)單,廣泛應(yīng)用在CMOS可見光領(lǐng)域,但由于轉(zhuǎn)換速度極慢,不太適用高幀頻、高分辨率的紅外焦平面應(yīng)用;雙斜坡單斜率不僅結(jié)構(gòu)簡(jiǎn)單,而且轉(zhuǎn)換速度提高了2N/2/2倍,比較適合列級(jí)集成和高端紅外應(yīng)用。Sigma-Delta ADC引入了過采樣和噪聲整形,模擬電路對(duì)于元件失配不敏感,有利于列級(jí)窄面積實(shí)現(xiàn),而增量式Sigma-Delta ADC可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)的A/D轉(zhuǎn)換,非常適合應(yīng)用在紅外焦平面讀出電路陣列中。