孫永亮　張忠友

摘 要：多路同步數(shù)字調(diào)相信號源一般采用單片機和多片專用DDS芯片配合實現(xiàn)。該技術同步實現(xiàn)復雜，成本高。給出了一種基于FPGA的多路同步信號源的設計方法,通過VHDL語言硬件編程實現(xiàn)了基于單片F(xiàn)PGA的多路同步信號，數(shù)字調(diào)相快速準確。利用QuartusⅡ進行綜合和仿真驗證了該設計的正確性,該設計具有調(diào)相方便、速度快、成本低等優(yōu)點。

關鍵詞：DDS;多路同步;VHDL;FPGA

中圖分類號：TN911文獻標識碼：B

文章編號：1004-373X(2009)05-020-03

Design of Synchronized and Continuously Tunable Multi-routing

Signal Source Based on DDS Technology

SUN Yongliang,ZHANG Zhongyou

(College of Science,Air Force Engineering University,Xi′an,710051,China)

Abstract：The synchronized and continuously tunable multi-routing signal sources are generally based on combination of a Micro Control Unit (MCU) and multiple specialized DDS chips.However,the realization of synchronization is difficult due to technology complications and high cost.In this paper,a design for a synchronized multi-routing signal source based on a single FPGA micro unit by VHDL hardware programming is proposed.It has good synchronization between multi-routing signals,and is continuously tunable and cost-efficient.This design is verified by integration and simulation through Quartus II.Experiments show that this design is simple and highly applicable.

Keywords：DDS;synchronization of multi-routing signals;VHDL;FPGA

0 引 言

實現(xiàn)信號源的多路同步輸出，在雷達、通信等多領域有著重要的應用。為了實現(xiàn)此功能，大多數(shù)設計是利用多個專用DDS芯片外圍借助單片機幫助，實現(xiàn)多信號同步輸出，如圖1所示。

系統(tǒng)工作時，根據(jù)鍵盤輸入，單片機輸出頻率控制字和相位控制字以及波形選擇字，控制專用DDS芯片AD9854產(chǎn)生特定頻率和相位的波形，經(jīng)濾波放大后輸出要求的模擬波形。為輸出頻率相同，相位相關的多路同步信號，控制數(shù)據(jù)由鍵盤輸入，單片機向各專用DDS芯片輸出相同的頻率控制字和不同的相位控制字指令，控制各專用DDS芯片輸出指定的頻率和相位的波形。這樣就從整體上實現(xiàn)了頻率和相位的連續(xù)可調(diào)及同步。

AD9854是美國AD公司的DDS系列產(chǎn)品，性能良好，頻率可調(diào)范圍寬。在這樣的設計中，利用AD公司的AD9854芯片，盡管有頻率可調(diào)范圍寬，波形豐富，實現(xiàn)調(diào)副、調(diào)頻容易等特點，但是由于是采用分立的專用DDS芯片，各芯片參數(shù)很難做到完全相同，參數(shù)的差異會造成輸出信號頻率和相位不同。因此，盡管各DDS芯片采用同一頻率字，各個輸出信號頻率也難以完全相同。同樣，由于參數(shù)的不一致，波形之間的相位也難以準確調(diào)整到位，更重要的是各個信號頻率差異的累積效應可能會導致同步失敗。另外，專用DDS 芯片價格昂貴，設計成本也較高。

基于以上原因，這里給出一種基于單片F(xiàn)PGA的多路同步信號源的設計方案，這種方案具有實現(xiàn)簡單、同步性好等優(yōu)點，且成本較低。

1 基于FPGA技術的多路同步信號源的設計模型

基于FPGA技術的多路同步信號源的整體框圖如圖2所示。

在本框圖中，以三路輸出為例，在一個FPGA芯片中，實現(xiàn)了三路基于DDS的信號通道，完成傳統(tǒng)上三個專用DDS芯片AD9854完成的功能，實現(xiàn)三路波形的數(shù)字輸出，在數(shù)字信號輸出后進行D/A轉(zhuǎn)換，實現(xiàn)三路信號的模擬輸出。三個DDS信道頻率取自同一個累加器輸出的地址值，進行查表，同時相位的加法實現(xiàn)也是針對同一個累加器輸出的地址，消除了分立專用DDS芯片計算的誤差。由于在一塊芯片中實現(xiàn)，所以各DDS信道的參數(shù)一致性好，分立專用DDS芯片的外部連線帶來的延時誤差也被降到最低。因此，通過以上措施，可以大大改善信號的一致性，可實現(xiàn)精準的相位連續(xù)調(diào)節(jié)。

單片機及總線配置電路通過鍵盤實現(xiàn)人機接口。通過4×4矩陣式鍵盤可以將頻率選擇、初始相位選擇等數(shù)據(jù)輸入單片機并經(jīng)單片機處理后送FPGA，實現(xiàn)DDS的調(diào)整。

FPGA是完成DDS多信號產(chǎn)生的核心部件，完成DDS多路同步信號的產(chǎn)生。

2 基于DDS技術的多路同步信號輸出的FPGA核心設計

2.1 一般DDS的工作原理

DDS(Direct Digital Synthesizer)是從相位概念出發(fā)直接合成所需的波形的一種頻率合成技術。一個DDS信號發(fā)生器是由：相位累加器、波形數(shù)ROM 表、D／A轉(zhuǎn)換器以及模擬低通濾波器LPF組成，原理框圖如圖3所示。DDS技術的核心是相位累加器，相位累加器在穩(wěn)定時鐘信號的控制下產(chǎn)生讀取數(shù)據(jù)的地址值，隨后通過查表變換，地址值被轉(zhuǎn)化為信號波形的數(shù)字幅度序列，再由數(shù)/模變換器(D/A)將代表波形幅度的數(shù)字序列轉(zhuǎn)化為模擬電壓，最后經(jīng)由低通濾波器將D/A輸出的階梯狀波形平滑為所需的連續(xù)波形。相位累加器在時鐘F＜sub>c＜/sub>的控制下以步長F作累加，輸出的值與相位控制字P相加后形成查表的地址值，對波形ROM進行尋址。波形ROM的輸出值即是幅度值，經(jīng)過D/A變換后形成階梯狀的波形，最后通過低通濾波平滑成所需的波形。合成信號的波形取決于ROM表中的幅度序列,通過修改數(shù)據(jù)可以產(chǎn)生任意波形,如果要產(chǎn)生多種波形,只需把所需的多種波形數(shù)據(jù)存放到波形ROM表中。

一般DDS的原理示意圖如圖3所示。

2.2 同步多路輸出DDS的工作原理

同步多路輸出DDS工作原理示意圖如圖4所示。

由方框圖可以看出，從同一個相位累加器輸出的地址值在進行查表之前，根據(jù)需要有不同的相位字進行加法運算，再根據(jù)新的地址進行查表，從而形成波形之間需要的相位值。由于各個輸出信號是在DDS內(nèi)對同一個累加器輸出的地址進行相位的加法，參數(shù)一致，相位的可調(diào)性非常好。頻率取自同一頻率字，各個信號存在固定的同步同頻特性，因此輸出的信號源同步性能優(yōu)越，完全滿足設計要求。

2.3 相位累加器的設計

相位累加器是DDS設計的核心部件。本設計相位累加器由32位加法器與32位寄存器級聯(lián)構(gòu)成。累加器將加法器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；使加法器在下一個時鐘作用下繼續(xù)與頻率控制字(K)進行相加，實現(xiàn)相位累加，當相位累加器累加結(jié)果等于或大于232時就會產(chǎn)生一次溢出，回到初始狀態(tài)，完成一個周期性的波形輸出。本設計累加器用VHDL語言［quartus6.0］設計實現(xiàn)如下：

32位累加器模塊實現(xiàn)：

library ieee;--32位累加器

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity adder32b is

port(a:in std_logic_vector(31 downto 0);

b:in std_logic_vector(31 downto 0);

clk0:in std_logic;

s:out std_logic_vector(31 downto 0) );

end adder32b;

architecture behav of adder32b is

begin

process(clk0)

begin

if clk0'event and clk0= '1' then

s＜=a+b;

else null;

end if;

end process;

end behav;

2.4 波形存儲器的設計

用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進行波形的相位-幅碼轉(zhuǎn)換，即可在給定的時間上確定輸出的波形的抽樣幅碼。本設計利用FPGA資源，構(gòu)造一個10位的ROM進行數(shù)據(jù)的存儲和轉(zhuǎn)換。

ROM可利用Quartus的插件管理程序Megawizard plug_in manager容易獲得，這里給出正弦波形數(shù)據(jù)生成的C程序，來生成ROM存儲的數(shù)據(jù)。要想生成其他波形的數(shù)據(jù)，只需要簡單修改其中的波形表達式即可。

#include″stdio.h″

#include″math.h″

#define N 256/*N is the DEPTH of the table(數(shù)據(jù)個數(shù)也就是一個周期采樣點數(shù))*/

#define P 10 /*P is the Precision of data in the table(數(shù)據(jù)精度也就是一個數(shù)據(jù)的位數(shù))*/

void main()

{FILE *fp;

double y,bias,amp;

int n;

if((fp=fopen(″sindata.c″,″w″))==NULL)

{printf(″cannot open this file\n″);

exit(0);

}

fprintf(fp,″WIDTH=10;\n″);

fprintf(fp,″DEPTH=256;\n″);

fprintf(fp,″ADDRESS_RADIX=DEC;\n″);

fprintf(fp,″DATA_RADIX=DEC;\n″);

fprintf(fp,″CONTENT BEGIN\n″);

bias = amp = pow(2,P-1)+0.5;

for(n=0;n＜=N-1;n++)

{y=bias+amp*sin(n*3.1415936535/(N/2));

if(fmod(n,10)==0)

{fprintf(fp,″\n″);}

fprintf(fp,″%4d:%4.0f;\n″,n,y);

}

fprintf(fp,″END;″);

fclose(fp);

}

3 仿真與調(diào)試

本設計在Quartus Ⅱ中進行分析和綜合后，得到該相位可調(diào)多輸出DDS的結(jié)構(gòu)如圖6所示。

在Quartus Ⅱ中，輸入控制信號：F＜sub>c＜/sub>=100 MHz，f_word=50，p_word=35,進行仿真，其仿真結(jié)果如圖7所示。在Quartus中生成的仿真數(shù)據(jù)經(jīng)過驗證完全正確，得到了同頻和可調(diào)相的三個正弦波的幅值數(shù)據(jù)序列，完全滿足設計要求。

4 結(jié) 語

本設計運用VHDL硬件編程語言和DDS技術，結(jié)合FPGA高速器件，實現(xiàn)了多路信號的同步輸出，很好地解決了要求信號之間同頻率可調(diào)，相位連續(xù)可調(diào)的問題，且具有易于程控、相位連續(xù)、輸出頻率穩(wěn)定度高、分辨率高等優(yōu)點，并且采用一個FPGA塊就解決了傳統(tǒng)上需要三個DDS才能解決的問題，也大大降低了設計成本。

參考文獻

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作者簡介

孫永亮 男，1970年出生，河南西平人，碩士研究生。主要研究方向為電子設計自動化及信號處理。