單精度浮點(diǎn)加法器的ＦＰＧＡ實(shí)現(xiàn)
2009-06-25 01:26王順戴瑜興
現(xiàn)代電子技術(shù) 2009年8期
王 順 戴瑜興
摘要：在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過(guò)分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲(chǔ)格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊便于流水設(shè)計(jì)的實(shí)現(xiàn)。所以這里所介紹的單精度浮點(diǎn)加法器具有很強(qiáng)的運(yùn)算處理能力。
關(guān)鍵詞：IEEE 754；單精度浮點(diǎn)；加法運(yùn)算；FPGA
中圖分類(lèi)號(hào)：TP368.1文獻(xiàn)標(biāo)識(shí)碼：B文章編號(hào)：1004—373X(2009)08—008—03
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