劉東， 黃進， 陳高， 楊家強， 袁寶成， 姜海博

(浙江大學電氣工程學院，浙江 杭州 310027)

0 引言

隨著現代工業(yè)的發(fā)展，大功率驅動裝置的需求日益增加，三相電機是通過增加每相串聯繞組匝數，實現高壓大功率。利用多電平技術實現高壓大功率是解決這一問題的主要途徑。但由于器件的串并聯，系統(tǒng)的可靠性下降。在電機功率和相電流一定的情況下，電機相數增加可使所需供電電壓下降，多相電機正是通過增加電機相數，來實現低壓大功率。大功率的多相電機，可采用低壓變頻器，避免了功率器件的串聯帶來的靜態(tài)、動態(tài)均壓問題。多相逆變器供電的多相電機系統(tǒng)為實現大功率交流調速系統(tǒng)另辟蹊徑［1－3］。

隨著電機相數增加，PWM驅動信號會成倍增加。例如，一個十五相感應電機變頻調速系統(tǒng)需要30路PWM信號［4］。目前，還沒有一款商用芯片能提供如此多通道的PWM接口，一些常用的電機專用控制芯片，如TMS320C28335和MC56F8366，至多能提供16路PWM信號。因此，對于類似于上述應用場合，僅采用這些專用芯片來擴展PWM通道，不僅會造成電路設計復雜，可靠性降低，最主要的是很難完成同相功率器件的同步觸發(fā)，而且需要復雜的控制邏輯。同時，基于軟件的DSP或者MCU在實現SPWM/SVPWM觸發(fā)信號時需要較長的時鐘周期，微處理中不確定的中斷響應會導致PWM脈沖的相位抖動。

現場可編程門陣列(Field Programmable Gate Array，FPGA)芯片內部包含的邏輯門數從幾百到幾千萬，具有可任意配置的幾百個I/O口，并且開發(fā)周期短，可靈活配置實現多種功能而無需改動硬件電路［5－6］。本文提出了一種基于 PWM IP核的多路PWM發(fā)生器的設計方法，利用搭積木的方法構建多路PWM發(fā)生器，并利用FPGA的硬件并行性和可擴展性，設計高頻率的三角載波發(fā)生器，以提高系統(tǒng)的可靠性和集成度。

1 基于PWM IP核的多路PWM發(fā)生器

1.1 通用PWM IP核的構建

通用PWM IP核是針對不同的應用場合而設計的，應具有較好的可設置性，如開關周期、死區(qū)時間、PWM模式以及功率保護等設置。本文采用的PWM IP核與TI公司DSP內部的PWM發(fā)生器在功能上基本相同，開關周期和死區(qū)時間可進行寬范圍設置。只需對IP核內的寄存器進行相應設置，即可產生所需的 PWM 信號，具體結構如圖1 所示［7－8］。

圖1 通用PWM IP核總體結構Fig.1 Overall architecture of universal PWM IP core

1.2 高頻率三角載波發(fā)生器

在SPWM調制算法中，載波發(fā)生器是其中的核心部分，一般用于產生可逆的三角波。在常用的TI公司用于電機控制的專業(yè)DSP處理芯片中，如TMS320C28335，16位采樣精確度的可逆三角波時鐘主頻最高為150 MHz，載波頻率為1.14kHz。而FPGA中的主頻可比DSP的主頻高，例如Altera公司的一款低端FPGA cyclone EP1C6240C6的主頻可達405 MHz，因此可產生同等采樣精確度下更高頻率的可逆三角波，比如300 MHz時鐘主頻下載波頻率可達2.28kHz，從而提高載波頻率。然而主頻提高，FPGA的時序約束就非常緊張，時序要求很難達到。

本文采用如圖2所示的方法來實現高頻率的16位三角載波發(fā)生器，晶振時鐘通過鎖相環(huán)倍頻產生上升沿或下降沿嚴格對齊的兩路時鐘，其中低頻時鐘頻率是高頻時鐘頻率的二分之一。分別采用2個可逆計數器對低頻時鐘的上升沿和下降沿計數，并將2路計數值在以高頻時鐘為主頻的超前進位加法器中相加，最后經過一個D觸發(fā)器輸出。同時，該載波發(fā)生器還在三角波最大值或最小值處產生上溢或下溢信號，作為影子寄存器的加載信號。取晶振時鐘為30 MHz，經鎖相環(huán)產生300 MHz高頻時鐘和150 MHz低頻時鐘，其實現的16位高頻三角載波發(fā)生器后仿真波形如圖3所示。

圖2 16位高頻三角載波發(fā)生器原理Fig.2 Principle of the 16-bit high frequency triangular carrier generator

圖3 16位高頻三角載波發(fā)生器后仿真波形Fig.3 Post-simulation waveforms of the 16-bit high frequency triangular carrier generator

1.3 多路PWM的產生

只要FPGA芯片資源允許，利用PWM IP核以搭積木的方式就能設計出任意數量的PWM發(fā)生器。圖4為多路PWM基本結構，直接把IP核的數據線、地址線、控制線和時鐘線相連，通過一個簡單的譯碼電路產生相應PWM IP核的片選信號，就可調用多個PWM IP核，產生多路PWM信號。

由于每個PWM IP核都有獨立的控制寄存器、周期寄存器、死區(qū)寄存器，與此同時，所有PWM IP核都共用同一時基，因而每個PWM IP核工作可以完全獨立并保持同步，容易實現PWM的各種調制策略。

圖4 基于IP核的多路PWM發(fā)生器結構Fig.4 Multi-PWM generator configured by PWM IP cores

2 FPGA在多相變頻調速系統(tǒng)中的應用

2.1 系統(tǒng)結構及控制策略

本文構造了一個18路PWM發(fā)生器，用于九相感應電機電壓源逆變器系統(tǒng)中，其拓撲結構如圖5所示，電機繞組星型連接［9］。

圖5 九相電壓源逆變器拓撲圖Fig.5 Topology of a nine－phase voltage sour

控制策略采取基于SPWM調制的VVVF控制，SPWM采用對稱規(guī)則采樣法，其脈沖寬度可表示為

式中 Ts為采樣周期;M 為調制比;［t1ona，t1onb，t1onc，t1ond，t1one，t1onf，t1ong，t1onh，t1oni］為各相 SPWM 脈沖寬度。

2.2 基于FPGA和DSP的硬件控制平臺

變頻調速系統(tǒng)的控制平臺如圖6所示，該平臺主要由兩部分組成:主控制器和協處理器。主控制器的核心芯片是TI公司一款浮點32位DSP TMS320C28335，外接A/D轉換器、D/A轉換器、觸摸屏、CAN、以太網以及EEPROM等外圍控制芯片;協處理器的核心芯片是Altera公司的一款工業(yè)級FPGA芯片cyclone EP1C6240C6，外接光纖接收器、光纖發(fā)送器、邏輯開關、數字輸入輸出等外圍控制器件。

在該平臺中，SPWM參考信號的計算，變頻變壓控制算法的實現以及與PLC的通訊等任務主要由DSP完成，FPGA則主要完成多相PWM波的產生，系統(tǒng)的故障保護以及數字I/O口擴展等功能。FPGA中載波發(fā)生器的上溢和下溢信號作為DSP的外部中斷信號，當中斷響應后，DSP進行SPWM參考信號計算，并將計算得到的SPWM脈沖寬度通過DMA傳輸給FPGA，同時從FPGA中讀取故障信息和數字I/O口輸入狀態(tài)。

FPGA和DSP共用一個30 MHz的晶振時鐘，該時鐘通過FPGA內部的鎖相環(huán)產生兩路上升沿或下降沿嚴格對齊的時鐘，其中低頻時鐘150 MHz，與DSP內部時鐘一致，高頻時鐘300 MHz，用于產生高頻率的三角載波，本文采用的調制波頻率為50 Hz，三角載波頻率為8kHz。

圖6 基于FPGA和DSP的控制平臺Fig.6 Control platform based on FPGA and DSP

2.3 故障保護及數字I/O口擴展

FPGA中的故障保護模塊主要由自檢保護、看門狗電路以及IGBT故障保護三部分組成。自檢保護是指FPGA在上電初始化之后進行自檢，驗證PWM發(fā)生器等模塊邏輯是否正確;看門狗電路如圖7所示［10］，用于檢測FPGA是否正常工作，后仿真波形如圖8所示;IGBT故障保護是指當IGBT逆變模塊出現故障時，FPGA能及時封鎖PWM輸出，保護系統(tǒng)。

圖7 看門狗電路結構框圖Fig.7 Block diagram of the watchdog circuit

圖8 看門狗電路后仿真波形Fig.8 Post-simulation waveform of the watchdog circuit

由于FPGA具有很多可任意配置的I/O口，可用于數字I/O口和其他外圍器件的擴展，可以大大節(jié)省DSP的GPIO口，提高系統(tǒng)集成度。

3 實驗結果及其分析

根據上文提到的系統(tǒng)結構和硬件控制平臺，構建了一套多相變頻調速系統(tǒng)，以一臺九相感應電機為例，在該系統(tǒng)下實現了基于SPWM調制的變頻變壓控制。九相感應電機的額定參數為:額定功率PN=15 kW;額定轉矩TN=150 N·m;額定相電壓UN=230 V;額定電流IN=9 A;極對數np=3;額定調制波頻率f=50 Hz。采用日本YOKOGAWA公司的波形記錄分析儀(型號DL750)對逆變器輸出的九路SPWM進行測量，測量結果如圖9所示，九相感應電機的相電壓、相鄰線電壓以及定子電流分別如圖10、圖11所示?？梢钥闯觯怕稴PWM輸出具有很好的同步性，無相位抖動，電機相電壓和定子電流正弦，諧波少。

圖9 九相電機SPWM輸出Fig.9 SPWM outputs of the nine phase motor

圖10 九相電機相電壓和相鄰線電壓Fig.10 Phase voltage and adjacent line voltage of the nine phase motor

基于FPGA的高速性，FPGA可用作IGBT逆變模塊的故障保護，IGBT驅動模塊采用瑞士CONCEPT公司的 2SD315A。當 IGBT發(fā)生故障時，2SD315A會產生相應的故障信號，并將故障信號傳輸給 FPGA，FPGA接收到故障信號后立即封鎖PWM輸出。實驗波形如圖12所示，從局部放大圖中可以看出，當IGBT故障信號由低變高時，下橋臂PWM輸出在幾個FPGA主頻時鐘周期內發(fā)生響應，PWM輸出變?yōu)楦咦锠顟B(tài)(IGBT低有效)，同一橋臂的兩路PWM輸出同時被封鎖，可以有效保護IGBT模塊，提高系統(tǒng)可靠性。

圖11 九相電機定子電流Fig.11 Stator currents of the nine phase motor

圖12 故障發(fā)生時FPGA封鎖PWMFig.12 PWM block by FPGA when fault happens

4 結語

本文采用FPGA以PWM IP核的方式實現了多通道PWM發(fā)生器，利用FPGA的硬件并行性和可擴展性，對系統(tǒng)進行有效的故障保護和I/O口擴展，提高了系統(tǒng)的可靠性和集成度?；贔PGA和DSP構建多相變頻調速系統(tǒng)，在此系統(tǒng)下可方便實現多相電機的各種控制策略。實驗結果表明FPGA應用于多相大功率變頻調速系統(tǒng)具有通用性、靈活性和高可靠性，為多相變頻器的進一步推廣應用提供了參考。

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