DVI數字視頻圖像數據的實時截取方法

龍在云，武 斌

（河北建筑工程學院，河北 張家口 075024）

1 引言

液晶、等離子、LED全彩屏等數字平板顯示系統(tǒng)已得到廣泛應用，數字視頻接口（Digital Visual Interface，DVI）可以把計算機、數碼攝像機的顯示數據直接輸出到平板顯示系統(tǒng)，相比于模擬傳輸，節(jié)省了模數轉換環(huán)節(jié)，不會造成信號損失，從而保證了圖像的清晰度、色彩保真度。但是未經處理的數字視頻數據流量很大，如1 024×768 24 bit@60 Hz的動態(tài)圖像，傳輸總帶寬超過1.6 GHz。對這樣的圖像數據進行實時截取和傳輸，需要專門的高速硬件電路，本設計采用FPGA進行緩沖降頻實現圖像實時截取。

2 圖像數據的截取緩沖方案

DVI可提供2組TMDS （Transition Minimized Differential Signaling）連接，每組3個通道，每通道帶寬可達165 MHz。當采用1組TMDS連接時，最大可提供60 Hz，1 600×1 200 的 UXGA 信號或 85 Hz，1 280×1 024 的SXGA信號所需帶寬。DVI接口支持即插即用，且在無外接設備時是關閉的。若需打開接口取得圖像數據，則DVI接口電路需提供必要的即插即用信息。DVI接口適用EDID與DDC2B協(xié)議，DDC2B協(xié)議包含了顯示器的重要信息，包括廠家、型號、屏幕分辨力、最大刷新率、連接模式等。這些信息存于I2C接口的E2PROM中，電路接入后，上位機開始讀取E2PROM中得數據，經兩次確認后，輸出顯示數據。

DVI數字視頻數據流量大，頻率高，需要高速硬件處理來實現任意截屏，同時對通信傳輸速率要求很高，通常采用光纖通道傳輸。

DVI數據有5%的行場開銷（模擬視頻達20%），利用這個時間可以充分地對行列記數，達到動態(tài)實時截取的要求。充分利用場同步、行同步和輸入時鐘可以使系統(tǒng)統(tǒng)計像素位置屬性。并把它與指令要求對比，屬于截取區(qū)域的則立即存儲，否則將拋棄。

如果實際圖像截取時總是等于或小于總行數和總列數，那么就可以利用空閑時間進行緩沖，并以相同或較低頻率讀出、驅動到傳輸設備，而不會發(fā)生數據丟失或擁堵。如圖1所示，1 024×768@60 Hz的DVI點時鐘pclk為65 MHz，若每行只輸出每行640點，則最低可降頻至35 MHz讀出，例如在1 024×768的圖像中，截取640×480的圖像，在幀頻和位寬不變的情況下，截取輸出的數據量只有原來的2/5，這大大降低了對通信設備的要求。

對于某些設計，也可采用利用外部雙體SRAM組成幀緩沖器，讀寫交替工作，幀緩沖引入1幀的時間延遲，適用于實時性要求不高的情況，充分利用無用行空閑時間進一步降低通信要求。

圖1 按行組成數據包

3 硬件系統(tǒng)組成

DVI數字視頻圖像數據實時截取硬件系統(tǒng)電路圖如圖2所示。

圖2 電路組成框圖

TI公司的TFP101只有1組TMDS連接，兼容DVI1.0規(guī)范。EP2C5-208是CycloneII系列FPGA芯片，內部資源豐富，適合數字視頻數據的讀寫控制器邏輯設計。在FPGA中集成了51單片機內核，用于與上位機通信，接收控制指令如截屏數據、圖像處理要求、上位機DVI接口數據格式等。E2PROM存儲顯示設備系統(tǒng)信息，用于完成即插即用功能。通信采用了1.2 Gbit安捷倫光驅動模塊，傳輸驅動接口邏輯與其對應。

4 邏輯設計

邏輯模塊按功能分為主控模塊、讀寫控制模塊、行緩沖存儲模塊、通信數據接收模塊、數據輸出模塊等。FPGA邏輯設計框圖見圖3。

圖3 邏輯功能模塊框圖

主控模塊負責其他模塊的協(xié)調和調用，接收51內核傳送的指令，并存儲于內部指令寄存器，指令包括DVI各種數據模式設置、截屏起始點數據、組包方式、圖像處理要求等，每次通信結束后的第一個幀同步到來時更新數據。其中通信模塊負責與51內核接口，接收上位機的數據指令。

數據寫模塊用于接收TFP101送來的數據，在每一幀內記錄行列點數，并動態(tài)地隨截取數據生成的新的列同步（見圖1），行同步隨著截取列位置的變化而變化，當符合截取要求的行數據到來時，將該行寫入行緩存。

讀模塊在新的列同步、新的讀出時鐘觸發(fā)下，動態(tài)控制其讀起點、終點，并按照上位機指令要求添加包頭，讀出所需的數據組成數據包，并驅動輸出到傳輸模塊，在讀寫模塊控制下工作。數據高速寫入，微小延時后變頻讀出，邏輯設計應確保不發(fā)生讀寫沖突，讀出的數據要在下一行新數據寫入前處理完成。

行緩沖模塊調用片內EAB構成雙口RAM，執(zhí)行FIFO操作，在VerilogHDL文本程序編輯時，需要把EAB資源轉化成具體的實例加以引用。

邏輯采用VerilogHDL進行核心模塊設計，主控模塊main.v、數據寫模塊write.v、讀模塊read.v、通信模塊com.v、傳輸驅動drive.v、內嵌EAB模塊均包含在頂層模塊top.v之中。

5 小結

筆者介紹的數字視頻圖像的高速實時截取方法，節(jié)省了外部RAM，提高了系統(tǒng)可靠性，降低了硬件開銷，是一種實用、低成本、有效的解決方案，已在LED顯示屏和視頻監(jiān)控系統(tǒng)中應用，效果良好，達到預期目的。

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