基于差分邏輯的多值加法電路研究

盛法生,王柏祥

(1.浙江財(cái)經(jīng)學(xué)院計(jì)算機(jī)技術(shù)應(yīng)用研究所,浙江杭州310018;2.浙江大學(xué)信息與電子工程學(xué)系,浙江杭州310027)

0 引 言

自20世紀(jì)60年代末提出電流模電路研究以來,因其具有良好的電性能而得到了人們的普遍重視。特別是在亞微米CMOS工藝的迅速發(fā)展中,使得芯片低電壓工作、驅(qū)動(dòng)門開關(guān)能耗降低,密度增加成為可能。因此,隨著制造工藝的不斷發(fā)展和對(duì)電路低功耗性能的追求,使得早期提出的許多電流模電路的理論得到了實(shí)現(xiàn),電流模電路應(yīng)用前景變得更為廣闊,如微處理器的重要組成部件是算術(shù)運(yùn)算加法器,隨著人們對(duì)這部件速度和精度要求的不斷提高,傳統(tǒng)的加法器處理速度已無法滿足需求,為此特提出以多值電流模電路為基本元件,采用差分邏輯互補(bǔ)電流信號(hào)對(duì),使用雙軌互補(bǔ)輸入以減小延遲,降低信號(hào)電壓擺幅,提高驅(qū)動(dòng)能力[1],減少互聯(lián)線和元件數(shù)量等的基-2符號(hào)數(shù)加法器研究。通過引入加減拆分法符號(hào)數(shù)加法器結(jié)構(gòu)分析,實(shí)驗(yàn)電路仿真等大量研究,實(shí)現(xiàn)了基-2符號(hào)數(shù)加法器的電流模高速運(yùn)算電路設(shè)計(jì)[2],并在電路的成本、功耗、速度等方面取得了新的進(jìn)步。

1 多值電流模差分邏輯電路原理

在對(duì)多值邏輯電路的研究中[3-6],電流信號(hào)具有如下特點(diǎn)：(1)電流信號(hào)具有高值化,易于增強(qiáng)信息處理能力;(2)由于電流源大小易于控制,應(yīng)用閾控技術(shù)設(shè)計(jì)電路,其結(jié)構(gòu)簡(jiǎn)單;(3)以電流表示信號(hào)的多值電流型電路無需增加電源設(shè)備,邏輯級(jí)的增加不會(huì)導(dǎo)致邏輯級(jí)差的減小,因而不會(huì)降低電路的噪聲容限;(4)使用電流信號(hào)易于相加和相減,這使得算術(shù)運(yùn)算電路獲得較為簡(jiǎn)單的設(shè)計(jì)[7]。

1.1 基于差分邏輯的閾值檢測(cè)器

在多值電流模電路中,閾值檢測(cè)是最重要功能之一,任何多值電流模電路工作速度主要依賴于閾檢測(cè)器的延遲。通常閾值監(jiān)測(cè)器由二個(gè)比較器和一個(gè)開關(guān)電源組成,其結(jié)構(gòu)如圖1所示。

圖1中x′,T′和y′分別為輸入比較信號(hào)、閾值和輸出電流,工作電源VDD1可以降低電壓,以使開關(guān)速度提高;VDD2可由差分邏輯電路決定,電路設(shè)計(jì)取VDD1=VDD2?；诓罘诌壿嬰娏髟纯墒馆敵鲭娏鳛閙,輸出電流由源耦合對(duì)M5、M6雙軌互補(bǔ)輸入控制,所以不管M5還是M6開,通過M4的電流為m。該電路也是多值電流模邏輯組件,使用這組件可實(shí)現(xiàn)多值電流模設(shè)計(jì)。

圖1 基于差分邏輯的閾值檢測(cè)器

1.2 高速電流開關(guān)電路

高速全差分電流開關(guān)電路如圖2所示,其工作過程為：當(dāng)輸入數(shù)字信號(hào)為1電平時(shí),由數(shù)字信號(hào)產(chǎn)生的互補(bǔ)信號(hào)x、x′對(duì),使控制的傳輸門1導(dǎo)通,使足以驅(qū)動(dòng)MOS晶體管M1的偏置電壓VDD通過傳輸門而接地,加權(quán)電流源m由M3轉(zhuǎn)換到了y上,使M4導(dǎo)通,M5柵極因M2截止而無電流通過;同理,當(dāng)輸入數(shù)字信號(hào)為0電平時(shí),由數(shù)字信號(hào)產(chǎn)生的一對(duì)互補(bǔ)信號(hào)控制的傳輸門2導(dǎo)通,使足以驅(qū)動(dòng)MOS晶體管M2的偏置電壓VDD通過傳輸門而接地,使M5導(dǎo)通,加權(quán)電流源m由M3轉(zhuǎn)換到了上,M4柵極因M1截止而無電流輸出。電路通過消除加權(quán)電流源輸出的穩(wěn)態(tài)電壓變化而獲得高開關(guān)速度[8,9]。若對(duì)電路作進(jìn)一步改進(jìn),則可在低電流下獲得高開關(guān)速度。

圖2 全差分電流開關(guān)

2 基-2符號(hào)數(shù)加法器設(shè)計(jì)

2.1 基-2加算法

基-2符號(hào)數(shù)使用對(duì)稱數(shù)字{-1,0,1}代表,并定義如下：

當(dāng)A=(an-1,…,a1a0)和B=(bn-1,…,b1b0)相加,ai,bi∈{-1,0,1},每位加按3個(gè)步驟實(shí)現(xiàn)。

這里線性和Z=(zn-1,…,z1z0),中間和W=(wn-1,…,w1w0)),進(jìn)位C=(cn-1,…,c1c0),最終和S=(sn-1,…,s1s0),zi∈{-2-1 0 1 2},wi∈{-1,0,1},ci∈{-1,0,1}和 si∈{-1,0,1}。最終和與字長(zhǎng)n無關(guān),進(jìn)位傳輸鏈?zhǔn)茏筮呉晃粩?shù)限制,所以符號(hào)數(shù)加法器速度比普通二進(jìn)制加法器快。

2.2 加減拆分法符號(hào)數(shù)加法器結(jié)構(gòu)

圖3 加減拆分法BSD加法器結(jié)構(gòu)

該結(jié)構(gòu)分為3個(gè)部分：

(1)第1級(jí)進(jìn)位/和ki,ti序列生成;

(2)第2級(jí)進(jìn)位/和ci,wi序列生成;

(3)根據(jù) ci,wi序列生成最終和si序列。

加法器各級(jí)中間進(jìn)位/和ki,ti,wi,ci∈{0,1}如將2個(gè)進(jìn)位/和生成模塊連接起來,它相當(dāng)于一個(gè)改進(jìn)型4-2加法器結(jié)構(gòu),如圖4所示,由于引入了減法運(yùn)算,該電路能夠處理1+1或的情況,在邏輯上比傳統(tǒng)算法更為簡(jiǎn)化。一位全加器經(jīng)PSPICE程序模擬得到的瞬態(tài)特性如圖5所示,結(jié)果表明電路具有正確的邏輯功能和良好的電特性。

圖4 4-2加法器結(jié)構(gòu)

圖5 一位全加器模擬結(jié)果

3 結(jié)束語

雙軌差分邏輯電路的潛在優(yōu)勢(shì)之一是高速開關(guān)與信號(hào)電壓擺幅小,使用典型多值數(shù)據(jù)和集成電路技術(shù)可大幅減少執(zhí)行元件和內(nèi)聯(lián)線數(shù)量。采用加減拆分法加法器結(jié)構(gòu)。與傳統(tǒng)結(jié)構(gòu)相比,它具有邏輯簡(jiǎn)單、結(jié)構(gòu)規(guī)則,芯片面積小和關(guān)鍵延遲路徑短,在速度、面積和功耗等方面均具有一定的優(yōu)勢(shì)。因此,設(shè)計(jì)方法在集成電路制造中具有廣闊的應(yīng)用前景,達(dá)到了設(shè)計(jì)預(yù)期的目標(biāo)。與基于0.8μ mCMOS技術(shù)的PSPICE模擬結(jié)果比較可知,改進(jìn)型BSD加法器的速度比CMOS結(jié)構(gòu)提高了16.7%,面積和功耗分別減少了4.3%和7%。所以,為了設(shè)計(jì)SD加法器,在每位代表符號(hào)數(shù)使用多值電路是適合的;符號(hào)數(shù)加法器在高速算術(shù)系統(tǒng)中字長(zhǎng)較長(zhǎng),作為乘法器之用是有效的。

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