高速嵌入式系統(tǒng)中電源噪聲抑制方法

,2

(1.武警工程學(xué)院 電子技術(shù)系，西安 710086;2.西安電子科技大學(xué) 寬禁帶教育部重點(diǎn)實(shí)驗(yàn)室，西安 710071)

1 引 言

嵌入式系統(tǒng)正朝著高速、高頻、低電壓等方向發(fā)展，使得電源分布網(wǎng)絡(luò)(Power Distribution Network，PDN)中的噪聲成為影響高速嵌入式電路性能的主要因素之一[1-2]。當(dāng)電路中多個有源器件同時轉(zhuǎn)換邏輯狀態(tài)時，產(chǎn)生的切換噪聲會引起PDN上的電壓波動，這種波動稱為同步切換噪聲(Simultaneous Switched Noise，SSN)。目前,高速嵌入式系統(tǒng)中普遍采用電源平面對的方式進(jìn)行供電，這種結(jié)構(gòu)具有直流阻抗低、散熱快、易于布線等優(yōu)點(diǎn)。然而，隨著電路速度的提高，SSN的有效頻譜范圍可達(dá)10 GHz左右。此時，電源平面對表現(xiàn)為電磁諧振腔，當(dāng)相應(yīng)的諧振模式被激勵時，平面對就會成為高速電路的重要噪聲源，同時也是一個邊緣場輻射源。諧振腔內(nèi)的駐波會對附近的電路及其互連造成嚴(yán)重的耦合，從而產(chǎn)生相應(yīng)的信號完整性問題和電磁干擾問題[3-4]。

文獻(xiàn)[5]使用平面微波電路中的諧振腔理論推導(dǎo)出規(guī)則電源平面對中阻抗的數(shù)學(xué)表達(dá)式，該表達(dá)式中的自阻抗和互阻抗均表示為雙重級數(shù)的格式。文獻(xiàn)[6，7]研究了雙重級數(shù)求解阻抗的快速算法，Wang Z L在文獻(xiàn)[8]中結(jié)合分解元法(Segmentation Method)和諧振腔理論快速分析復(fù)雜形狀的電源平面對的阻抗。通常采用添加去耦電容的方法來抑制電源平面對的諧振，但由于去耦電容存在等效串聯(lián)電感，使得去耦電容僅適用于頻率低于500 MHz以下的場合[9]。文獻(xiàn)[10]中提出可以使用高磁導(dǎo)率、低電導(dǎo)率的導(dǎo)體材料代替普通導(dǎo)體材料充當(dāng)高速電路中的平面層以增加導(dǎo)體損耗，從而達(dá)到抑制諧振的目的。但采用低導(dǎo)電率的導(dǎo)體會導(dǎo)致直流阻抗較高、難以散熱等實(shí)際問題，與使用電源平面對的初衷相悖。本文根據(jù)文獻(xiàn)[5]中的阻抗表達(dá)式，分析了電源平面對的諧振特性與PCB板材、介質(zhì)材料、介質(zhì)層厚度以及導(dǎo)體平面的電導(dǎo)率之間的關(guān)系，提出可通過減小介質(zhì)層厚度、使用高介電常數(shù)的介質(zhì)材料以及增加介質(zhì)損耗等3種方法來抑制電源平面對的諧振效應(yīng)，并使用Ansoft公司的Siwave全波電磁場仿真軟件對相應(yīng)方法進(jìn)行了仿真。接著從時域仿真了高速電路中的噪聲傳播與電源平面對諧振阻抗的相互關(guān)系，說明通過抑制電源平面對諧振可有效減低電路中的電源噪聲，提高電路的電源完整性。

2 基于諧振腔理論的電源平面對阻抗計算方法

電路中的電源平面對如圖1所示，電源平面與地平面被介質(zhì)隔開，其中，a為平面的長，b為平面的寬，t為平面的厚度，平面的導(dǎo)電率為σ，d為介質(zhì)的厚度，介質(zhì)的介電常數(shù)為ε，磁導(dǎo)率為μ，損耗角為δ，介質(zhì)四周可等效為PMC邊界(理想磁壁)。當(dāng)電磁波傳播到邊界不連續(xù)點(diǎn)時，就會產(chǎn)生反射，從而導(dǎo)致諧振現(xiàn)象的產(chǎn)生。

圖1 規(guī)則電源/地平面對結(jié)構(gòu)Fig.1 Structure of the regular power ground pair

當(dāng)a和b遠(yuǎn)大于d，d遠(yuǎn)小于數(shù)字信號最大頻率分量的波長時，電源/地平面對之間僅存在Ez，Hx和Hy電磁場分量，根據(jù)麥克斯韋方程組可求解得到平面上任意位置(端口)處的自阻抗和傳輸阻抗的解析解，如下式所示：

f(xi,yi,xj,yj)

(1)

其中：

圖2 解析計算與全波仿真自阻抗比較圖Fig.2 Calculating self-impedance and simulating self-impedance

圖2是采用式(1)計算的自阻抗(m=n=100)和使用Ansoft公司的Siwave全波仿真軟件得到的自阻抗之間的對照圖，其中電源平面對參數(shù)分別為：a=b=9 cm，d=0.4 mm，介質(zhì)材料為FR4，相對介電常數(shù)為4.5，損耗正切為0.02，自阻抗的計算點(diǎn)坐標(biāo)為(7.5 cm，7.5 cm)。從圖2可以得出：當(dāng)傳播模式m、n足夠大時，使用式(1)計算得到的自阻抗與使用全波仿真軟件得到的自阻抗基本一致。當(dāng)電源平面對諧振時，在圖中體現(xiàn)為阻抗的極大值點(diǎn)。而諧振頻率由平面的大小和介質(zhì)的介電常數(shù)決定，具體可由式(2)進(jìn)行計算：

(2)

式中，μ0和ε0分別是真空的導(dǎo)磁率和介電常數(shù)，而εr為電源平面對中電介質(zhì)的相對介電常數(shù)。根據(jù)式(2)可計算出前幾個諧振頻率分別為：f(1,0)=f(0,1)=795 MHz，f(1,1)=1.12 GHz，f(2,0)=f(0,2)=1.59 GHz，f(2,1)=f(1,2)=1.78 GHz。

從以上分析可以看出，使用式(1)可以準(zhǔn)確地計算出電源平面對的阻抗特性，至于如何快速計算式(1)可見文獻(xiàn)[6,7]，下文主要從式(1)出發(fā)分析電路板參數(shù)對諧振阻抗的影響，并尋找抑制諧振的有效方法。

3 影響諧振特性的PCB參數(shù)分析

由式(1)可知，影響電源平面對性能的參數(shù)主要有兩平面之間介質(zhì)的介質(zhì)厚度、板材的介電常數(shù)和損耗角正切、平面尺寸、測量點(diǎn)位置以及平面所使用導(dǎo)體的電導(dǎo)率，通過改變以上參數(shù)均可改變系統(tǒng)的阻抗特性。在電源平面對的諧振頻率上，系統(tǒng)輸入阻抗達(dá)到最大值，該值由平面結(jié)構(gòu)的損耗決定，增大損耗即可抑制諧振阻抗。通常我們可以使用的增大損耗方法有：使用高介電常數(shù)的電介質(zhì)、增大電介質(zhì)的損耗正切、使用低電導(dǎo)率的導(dǎo)體作為平面對、在平面的邊緣增加損耗材料等。另外，當(dāng)兩平面之間介質(zhì)的介質(zhì)厚度d減小時，電磁波被迫穿過導(dǎo)體增加了導(dǎo)體損耗，從而也抑制了平面諧振。

圖3為介質(zhì)層厚度、相對介電常數(shù)、損耗正切以及所使用的導(dǎo)體材料等參數(shù)變化時，測量點(diǎn)(7.5 cm，7.5 cm)處的自阻抗變化情況。從圖中可以得出：當(dāng)介質(zhì)層厚度d從16 mil變化至1 mil時，電源平面對的自阻抗不斷減小，諧振頻率位置不變，而諧振阻抗被有效抑制；當(dāng)相對介電常數(shù)從4.4變化至30時，電源平面對的自阻抗也在減小，諧振處的阻抗也有所下降，同時諧振頻率有向低頻段移動的趨勢，而低頻端的諧振可使用去耦電容有效抑制；當(dāng)介質(zhì)損耗正切從0.002變化至0.02時，電源平面對的自阻抗有所減小，諧振頻率位置不變，同時諧振阻抗也有所減小，但減小幅度不大；當(dāng)導(dǎo)體板從銅改變?yōu)槭珪r，諧振阻抗也可以被有效抑制。從圖3可得出，降低諧振阻抗的有效方法是減小介質(zhì)層厚度、使用高介電常數(shù)的介質(zhì)材料、使用高損耗正切的介質(zhì)材料。而使用低導(dǎo)電率的導(dǎo)體作為電源平面對雖然也可有效降低諧振阻抗，但存在直流阻抗較高、難以散熱等問題，因此在實(shí)際的高速電路中不建議使用。

圖3 電源平面對在不同參數(shù)下的自阻抗Fig.3 Self-impedance of power plane pair with different parameters

4 噪聲傳播與電源平面對諧振關(guān)系的時域分析

由于實(shí)際電路板上同步切換噪聲的產(chǎn)生和干擾都是在時域內(nèi)體現(xiàn)的，本節(jié)將對上文中所提到的3種方法在時域中抑制SSN的效果進(jìn)行對比。在此我們主要對比3種結(jié)構(gòu)，分別是：εr=4.4，d=16 mil，δ=0.02，copper；εr=4.4，d=1 mil，δ=0.02，copper；εr=16，d=16 mil，δ=0，copper；電源平面對的大小均為90 mm，使用的導(dǎo)電材料都是銅。首先我們通過Siwave軟件分別對以上3種電源平面提取全波SPICE模型，然后將全波SPICE模型用于安捷倫公司的仿真軟件ADS2008之中進(jìn)行時域仿真。ADS2008中仿真原理圖如圖4所示，在電源平面中心位置A點(diǎn)(45 mm，45 mm)處注入干擾信號，從B點(diǎn)(75 mm，75 mm)位置處觀測由干擾信號所產(chǎn)生的同步切換噪聲傳播情況。

圖4 使用ADS進(jìn)行時域仿真的原理圖Fig.4 Schematic diagram of circuit simulation in ADS

在A點(diǎn)的輸入信號是一個上升時間為1 ns、持續(xù)時間為5 ns、最大幅度為1 V的指數(shù)信號，經(jīng)傅里葉變換后，該信號產(chǎn)生的同步切換噪聲的頻譜有效帶寬為4 GHz。圖5描述了上面所提到的3種電源結(jié)構(gòu)中噪聲的傳播情況，3種結(jié)構(gòu)在觀測點(diǎn)B處所產(chǎn)生的噪聲分別用Vout1、Vout2和Vout3表示。根據(jù)圖5可知，Vout1、Vout2和Vout3的峰峰值分別為23 mV、3 mV和11 mV。由于結(jié)構(gòu)2的介質(zhì)層厚度僅有1 mil，可有效降低電源平面對的諧振阻抗，因此，在B點(diǎn)處的噪聲相比其它兩種結(jié)構(gòu)分別下降了85%和73%。因此，這種電源平面對結(jié)構(gòu)可應(yīng)用于高速數(shù)字電路或高速數(shù)?；旌想娐芬蕴岣呦到y(tǒng)性能。

圖5 3種結(jié)構(gòu)時域仿真的噪聲傳播抑制情況圖Fig.5 Time-domain response

5 結(jié)束語

隨著嵌入式系統(tǒng)工作速率的提高，電源平面對的波動特性越來越明顯。由于電源平面對可等效成一諧振腔體結(jié)構(gòu)，當(dāng)平面對的諧振模式被激勵時，平面對就會成為高速電路的重要噪聲源。通過抑制諧振阻抗可有效抑制電源噪聲，提高系統(tǒng)的電源完整性。本文從電源平面對阻抗的解析表達(dá)式入手，分析了電源平面對的諧振特性與PCB板材、介質(zhì)材料、介質(zhì)層厚度以及導(dǎo)體平面的電導(dǎo)率之間的關(guān)系，得出可通過減小介質(zhì)層厚度、使用高介電常數(shù)的介質(zhì)材料以及增加介質(zhì)損耗等3種方法來抑制電源平面對的諧振效應(yīng)。使用時域仿真工具對3種不同參數(shù)電源平面對結(jié)構(gòu)進(jìn)行了噪聲的耦合分析，發(fā)現(xiàn)采用薄介電材料是降低諧振阻抗的最有效方法。目前已有相應(yīng)的電路板制作廠家支持電源平面對之間介質(zhì)層厚度為1 mil的超薄設(shè)計，而筆者也在實(shí)際應(yīng)用中使用過介質(zhì)層厚度為2 mil的設(shè)計方案，實(shí)踐證明該方案可有效抑制電源噪聲在電源平面上的傳播。隨著技術(shù)的進(jìn)步，最近學(xué)者又提出了一些降低諧振阻抗的新方法，如：嵌入式電容、電磁帶隙結(jié)構(gòu)等[11-12]。如何結(jié)合具體設(shè)計，抑制電源平面對諧振阻抗以實(shí)現(xiàn)電源完整性依然是高速嵌入式系統(tǒng)設(shè)計中最具挑戰(zhàn)的領(lǐng)域之一，還需要我們不斷地探索和努力。

參考文獻(xiàn)：

[1] Swaminathan M, Kim J, Navak I, et al. Power distribution networks for system-on-package: status and challenges[J]. IEEE Transactions on Advanced Package, 2004, 27(2): 286-300.

[2] Madhavan Swaminathan, Daehyun Chung, Stefano Grivet-Talocia, et al. Designing and Modeling for Power Integrity[J]. IEEE Transactions on EMC, 2010, 52(2): 288-319.

[3] Swaminathan M,Ege Engin A. Power Integrity Modeling and Design for Semiconductors and Systems [M]. Englewood Cliffs, NJ: Prentice-Hall, 2007.

[4] Tzong-Lin Wu, Hao-Hsiang Chuang,Ting-Kuang Wang. Overview of power integrity solutions on package and PCB: decoupling and EBG isolation[J]. IEEE Transactions on EMC, 2010, 52(2): 346-356.

[5] Okoshi T. Planar circuits for microwaves and light waves[M]. Minich, Germany: Springer, 1985.

[6] Wang Z L, Wada O, Toyata Y, et al. Reducing Q factors of resonances in power/ground planes of multilayer PCBs by using resistive metal films[J]. Transactions on IEE, 2001, 121(10): 579-587.

[7] Wang Z L, Wada O, Toyota Y, et al. Convergence acceleration and accuracy improvement in power bus impedance calculation with a fast algorithm using cavity modes[J]. IEEE Transactions on EMC, 2005, 47(1): 2-9.

[8] Wang Z L, Wada O, Toyata Y, et al. Modeling of gapped power bus structures for isolation using cavity modes and segmentation[J]. IEEE Transactions on EMC, 2005, 47(2): 210-218.

[9] Knighten J, Archambeault B. PDN Design Strategies: I Ceramic SMT Decoupling Capacitors-What Values Should I Choose[J]. IEEE EMC Society News Letter, 2005, 203(1): 34-41.

[10] 蘇東林，王曉曉. PCB材料與電源/地層諧振阻抗關(guān)系[J]. 北京航空航天大學(xué)學(xué)報，2007, 33(5): 568-571.

SU Dong-lin, WANG Xiao-xiao. Relationship between PCB material and power/ground impedance[J]. Journal of Beijing University of Aeronautics and Astronautics, 2007, 33(5): 568-571.(in Chinese)

[11] Muthana P, Srinivasan P, Engin A E, et al. Design, modeling, and characterization of embedded capacitor networks for core decoupling in the package[J]. IEEE Transactions on Advanced Package, 2007, 30(4): 809-822.

[12] CHEN Wei-hua,ZHANG Hou,WANG Jian,et al. A Novel Z-Bridge Electromagnetic Bandgap Power Plane for Suppression of Simultaneous Switching Noise[J]. Microwave and Optical Technology Letters, 2009, 51(2): 483-486.