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      基于FPGA和光纖的振動(dòng)臺(tái)用功率放大器數(shù)字傳輸技術(shù)

      2010-12-12 08:57:34蘇州東菱振動(dòng)試驗(yàn)儀器有限公司王宇陳俊
      環(huán)境技術(shù) 2010年4期
      關(guān)鍵詞:振動(dòng)臺(tái)接收端光纖

      文 | 蘇州東菱振動(dòng)試驗(yàn)儀器有限公司 王宇 陳俊

      基于FPGA和光纖的振動(dòng)臺(tái)用功率放大器數(shù)字傳輸技術(shù)

      文 | 蘇州東菱振動(dòng)試驗(yàn)儀器有限公司 王宇 陳俊

      本文介紹了一種用于振動(dòng)試驗(yàn)系統(tǒng)中功率放大器和控制儀之間的數(shù)字信號(hào)傳輸技術(shù)。該技術(shù)通過(guò)FPGA和光纖通信技術(shù)來(lái)實(shí)現(xiàn),能夠達(dá)到長(zhǎng)距離,高速率,高可靠性的傳輸要求,可以有效提高振動(dòng)試驗(yàn)系統(tǒng)的試驗(yàn)精度。

      FPGA;光纖通信

      1. 引言

      目前,振動(dòng)試驗(yàn)系統(tǒng)中控制儀和功率放大器之間都是采用模擬連接方式 ,控制儀輸出的數(shù)字信號(hào)由DA芯片轉(zhuǎn)化為模擬信號(hào)傳輸,功率放大器通過(guò)AD芯片將模擬信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)經(jīng)處理后驅(qū)動(dòng)振動(dòng)臺(tái)工作。在AD與DA的轉(zhuǎn)化過(guò)程中,會(huì)不同程度的給信號(hào)帶來(lái)一些干擾與損耗。另外24位的AD和DA芯片不僅價(jià)格昂貴,購(gòu)買(mǎi)也受到各種限制。

      如果采用數(shù)字傳輸技術(shù),去掉兩端的AD與DA變換,即防止信號(hào)轉(zhuǎn)換、傳輸過(guò)程中帶來(lái)的誤差與干擾,也可提高傳輸距離,同時(shí)也節(jié)省了成本。

      2.FPGA技術(shù)介紹

      現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array,F(xiàn)PGA)是在專(zhuān)用ASIC的基礎(chǔ)上發(fā)展起來(lái)的,它不僅具有設(shè)計(jì)靈活、性能高、速度快等優(yōu)勢(shì),而且上市周期短、成本低廉。FPGA開(kāi)發(fā)工具種類(lèi)繁多,功能強(qiáng)大,可以完成從輸入、綜合、實(shí)現(xiàn)到配置芯片等一系列功能和對(duì)設(shè)計(jì)的仿真,優(yōu)化,約束,在線調(diào)試等功能。

      3.總體設(shè)計(jì)方案

      目前,控制儀中DA的輸出精度大多為24位,峰值速率在500K,那么要求方案滿(mǎn)足傳輸速率在1.248Mb/s——24Mb/s自適應(yīng),傳輸距離大于100m,同時(shí)為防止干擾,必須與其他系統(tǒng)隔離。

      綜合以上要求,采用FPGA與光纖模塊結(jié)合的方式構(gòu)建系統(tǒng),可以滿(mǎn)足高速率條件下長(zhǎng)距離傳送的要求。圖3-1為系統(tǒng)的原理框圖。

      其中,控制儀將24位數(shù)據(jù)送入FPGA的乒乓緩沖區(qū)中,由FPGA按順序?qū)?shù)據(jù)送入串行器DS92LV1023中,并控制串行器將24位并行數(shù)據(jù)轉(zhuǎn)換為加入時(shí)鐘和控制信號(hào)的串行數(shù)據(jù),由光纖模塊1417K4A進(jìn)行發(fā)送。接受端光纖模塊收到數(shù)據(jù)后傳送至解串器中,由解串器將數(shù)據(jù)還原成24位數(shù)據(jù)并分離出時(shí)鐘和控制命令。由于數(shù)字功放部分的DSP數(shù)據(jù)線是16位,所以當(dāng)FPGA讀取數(shù)據(jù)到緩沖區(qū)后應(yīng)將數(shù)據(jù)分成兩部分送入16位數(shù)據(jù)總線供DSP使用。

      4.系統(tǒng)硬件實(shí)現(xiàn)

      4.1.統(tǒng)硬件原理

      以數(shù)據(jù)接收端硬件設(shè)計(jì)為例,該部分以Altera Cyclone III的EP3C16F256C6為主,該FPGA基于SRAM架構(gòu),169個(gè)IO口,15408個(gè)邏輯單元,516096位的M9K-RAM,具有很高的性?xún)r(jià)比。解串器采用NS公司的DS92LV2422,光纖模塊采用1417K4A,該模塊傳輸速率可達(dá)2.5Gb/s。

      接收端硬件原理圖見(jiàn)圖4.1.1所示,F(xiàn)PGA在該電路中有三個(gè)功能:

      a.?dāng)?shù)據(jù)緩沖

      FPGA的DO0——DO15直接與數(shù)字式功放前置中DSP數(shù)據(jù)總線掛在一起,A8——A13與DSP的地址總線掛在一起,把FPGA映射到DSP的0x002A00——0x003F00這段地址空間中,使DSP通過(guò)外部存儲(chǔ)器接口(XINTF)獲取數(shù)據(jù)。由于大部分的控制儀發(fā)送的是24位數(shù)據(jù),而功放中使用的DSP數(shù)據(jù)總線為16位,所以必須在FPGA端做緩沖處理,把24位數(shù)據(jù)分成高16位和低8位存儲(chǔ)到兩個(gè)連續(xù)空間供DSP讀取。

      b.解串器控制接口

      FPGA通過(guò)SDA和SCL引腳配置DS92LV2422,通過(guò)DI0——DI15讀入數(shù)據(jù)。

      c.速率匹配

      由于受算法限制,控制儀進(jìn)行不同的試驗(yàn)(如正弦和隨機(jī))往往采用不同的速率輸出,在之前的模擬方式連接時(shí),這對(duì)功放的數(shù)據(jù)采集沒(méi)有任何影響,而一旦采用數(shù)字方式連接時(shí),就必須做到輸出和輸入的數(shù)據(jù)速率是一致的。利用FPGA進(jìn)行數(shù)據(jù)采集時(shí),乒乓緩沖區(qū)中會(huì)保存固定時(shí)長(zhǎng)(10us)的數(shù)據(jù),如果發(fā)送速率高,則存儲(chǔ)的數(shù)據(jù)多,發(fā)送速率低則存儲(chǔ)的數(shù)據(jù)少,但接收端DSP讀取的速率100K是恒定不變的,這樣就實(shí)現(xiàn)了不同的發(fā)送接受速率之間的匹配。

      4.2.統(tǒng)的PCB板設(shè)計(jì)

      接收端PCB為四層板,頂層和底層走的是信號(hào)線,中間兩層為電源層和地層,需要注意的是:

      a.光纖到解串器之間的差分線對(duì)在走線時(shí)必須一致,保證其具有一樣的阻抗和一致的長(zhǎng)度。這樣做可以保證差分信號(hào)對(duì)互相保持緊密耦合,減小EMI輻射。

      b.要避免數(shù)據(jù)線在芯片下方穿過(guò),避免產(chǎn)生耦合噪聲影響系統(tǒng)精度,而快速變化的信號(hào)線和時(shí)鐘線應(yīng)遠(yuǎn)離數(shù)字地,防止對(duì)其他數(shù)據(jù)線造成干擾。

      c.由于系統(tǒng)采用數(shù)字電源供電,引入了一定的高頻噪音,所以靠近芯片電源引腳處串入磁珠和RC濾波器,抑制高頻干擾。

      發(fā)送端的硬件原理與接收端類(lèi)似,在此不做詳細(xì)敘述。

      5.結(jié)束語(yǔ)

      本文介紹了一種通過(guò)FPGA和光纖來(lái)實(shí)現(xiàn)的振動(dòng)控制儀和功率放大器的數(shù)字傳輸技術(shù)。該技術(shù)可以實(shí)現(xiàn)高速率下大于100m的數(shù)據(jù)傳輸,經(jīng)驗(yàn)證系統(tǒng)性能穩(wěn)定,可靠,值得進(jìn)一步推廣。

      1. 吳繼華,王誠(chéng),Altera FPGA/CPLD設(shè)計(jì)基礎(chǔ)篇人民郵電出版社,2005

      2. Meyeer-Baese,數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)清華大學(xué)出版社,2006

      3.盧敏,張子墨,基于FPGA的LVDS——光纖通信系統(tǒng)的實(shí)現(xiàn) 江西理工大學(xué),贛州,2007

      4.蔣冬初,李玉山,LVDS在高速數(shù)字系統(tǒng)中的應(yīng)用研究西安電子科技大學(xué)CAD所,2009

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      王宇(1979—),男,吉林省吉林市人,蘇州東菱振動(dòng)試驗(yàn)儀器有限公司電子電氣設(shè)計(jì)室工程師,主要從事振動(dòng)臺(tái)用功率放大器的設(shè)計(jì)工作。

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