基于FPGA的高速采樣單元實(shí)現(xiàn)

王 健

(1.西安電子科技大學(xué)通信工程學(xué)院，陜西西安710071;2.河北遠(yuǎn)東通信系統(tǒng)工程有限公司產(chǎn)品制造部，河北石家莊 050081)

基于FPGA的高速采樣單元實(shí)現(xiàn)

王 健1，2

(1.西安電子科技大學(xué)通信工程學(xué)院，陜西西安710071;2.河北遠(yuǎn)東通信系統(tǒng)工程有限公司產(chǎn)品制造部，河北石家莊 050081)

介紹了一種基于FPGA的高速采樣單元硬件實(shí)現(xiàn)，包括數(shù)據(jù)采集器周邊電路設(shè)計(jì)、高速數(shù)據(jù)傳輸方法和設(shè)計(jì)要點(diǎn)、運(yùn)算處理單元設(shè)計(jì)、總線控制設(shè)計(jì)和VHDL程序編寫框架。將信號(hào)進(jìn)行樣式轉(zhuǎn)換，由采樣器轉(zhuǎn)換并通過可編程門陣列FPGA進(jìn)行處理并存儲(chǔ)，再由系統(tǒng)進(jìn)行控制完成整個(gè)采樣單元的數(shù)據(jù)傳輸。

數(shù)據(jù)采集器;FPGA;VHDL;DSP

針對(duì)基于某電磁環(huán)境的模擬設(shè)備，該設(shè)備通過使用多個(gè)高速采樣單元，圓滿完成了系統(tǒng)對(duì)某些信號(hào)的實(shí)時(shí)采集、處理。由于該采樣單元具有的穩(wěn)定性高、采樣指標(biāo)好等特點(diǎn)，相繼應(yīng)用于多個(gè)系統(tǒng)中，完成了不同系統(tǒng)對(duì)數(shù)據(jù)采集處理的要求。

設(shè)計(jì)選用10 bit最高達(dá)1.5 Gsample/s的高速采樣器進(jìn)行數(shù)據(jù)采集，其動(dòng)態(tài)可達(dá)50 dBc;該環(huán)境模擬系統(tǒng)采用3塊高速采樣單元完成整體信號(hào)同步采集工作。模擬信號(hào)在數(shù)字板卡上的傳輸是該板卡的設(shè)計(jì)難點(diǎn)，該高速采樣單元使用差分信號(hào)輸入采樣器來實(shí)現(xiàn)信號(hào)的高速、抗干擾傳輸。運(yùn)算單元的加入使該板卡能夠完成一定的數(shù)據(jù)運(yùn)算。

1 高速采樣單元系統(tǒng)構(gòu)成

高速采樣單元由采樣、數(shù)據(jù)處理、高速數(shù)據(jù)傳輸、運(yùn)算和傳輸控制系統(tǒng)組成。采樣系統(tǒng)由射頻轉(zhuǎn)換系統(tǒng)、采樣器、外圍控制電路組成。數(shù)據(jù)處理系統(tǒng)由可編程門陣列FPGA和其外圍電路組成。高速數(shù)據(jù)傳輸系統(tǒng)由兩片F(xiàn)PGA用LVDS差分信號(hào)完成數(shù)據(jù)的高速傳輸。運(yùn)算系統(tǒng)由DSP芯片和外圍控制電路組成。傳輸控制電路由FPGA和計(jì)算機(jī)總線接口電路組成。

1.1 主要芯片選擇

1.1.1 采樣器芯片AT84AS003

采樣芯片選取Analog Device公司的AT84AS003，該芯片采樣率最可達(dá)1.5 Gsample/s、采樣位寬10 bit;動(dòng)態(tài)范圍達(dá)52 dBc;4路10位LVDS差分信號(hào)輸出;每一路有單獨(dú)時(shí)鐘配合。該芯片供電電壓分模擬(－5 V，3.3 V，－2.2 V)和數(shù)字供電(3.3 V，2.5 V)。高速度、高精度、高穩(wěn)定性是本方案選用其作為數(shù)據(jù)采集系統(tǒng)采樣器的主要原因。

1.1.2 數(shù)據(jù)處理器

美國(guó)Xilinx公司的Virtex－5系列芯片，該系列芯片相比上一代優(yōu)化了串行I/O的高性能邏輯部分;其提供的RocketIO 收發(fā)器能提供100 Mbit·s－1～3.2 Gbit·s－1的高速串行連接器和最高到1.25 Gbit·s－1的LVDS差分信號(hào);65 nm的工藝保證其可集成更多的邏輯門，降低芯片的整體功耗;更低的核壓(1.0 V)保證其功耗相對(duì)上一代有大幅度降低。

1.1.3 運(yùn)算處理器

運(yùn)算處理器選用美國(guó)TI公司的TMS320C6713處理器;該運(yùn)算處理器可以在225 MHz的工作頻率下提供每秒百萬(wàn)浮點(diǎn)運(yùn)算，2級(jí)緩存構(gòu)架能夠支持強(qiáng)勁多樣的外部設(shè)備;一級(jí)緩存分4 kB程序緩存和4 kB數(shù)據(jù)緩存，二級(jí)緩存是一個(gè)256 kB共享緩存;豐富的外設(shè)接口是選其作為運(yùn)算處理的重要原因之一，其端口包括2個(gè)多聲道音頻串行端口，兩個(gè)多通道緩沖串行端口，一個(gè)專用輸入輸出模塊和外部存儲(chǔ)接口無(wú)縫連接SDRAM。

1.1.4 數(shù)據(jù)傳輸

和計(jì)算機(jī)的數(shù)據(jù)傳輸選用PCI總線傳輸方式進(jìn)行，其選用的芯片為PLX9054，該芯片為一款32 bit 33 MHz的總線接口芯片，突發(fā)傳輸速率可達(dá)132 MByte·s－1。雙DMA通道是本方案選用其作為數(shù)據(jù)傳輸，系統(tǒng)控制的主要原因。

1.2 整體電路設(shè)計(jì)

1.2.1 信號(hào)流程圖

圖1 信號(hào)流程圖

該高速采樣單元由系統(tǒng)提供采樣時(shí)鐘和信號(hào)，2路時(shí)鐘、2路信號(hào)完成單板1.5 Gsample/s同步采樣。數(shù)據(jù)處理單元完成對(duì)信號(hào)的FFT運(yùn)算和存儲(chǔ)，通過兩個(gè)FPGA之間的高速數(shù)據(jù)傳輸，可實(shí)現(xiàn)單板的數(shù)據(jù)綜合處理，DSP處理器可根據(jù)系統(tǒng)指令完成數(shù)據(jù)的運(yùn)算;PCI總線接口傳輸信號(hào)和采樣數(shù)據(jù)，完成系統(tǒng)對(duì)板卡的功能要求。

1.2.2 硬件設(shè)計(jì)

該板卡選用兩路采樣器，通過數(shù)據(jù)接口控制實(shí)現(xiàn)同步采樣;對(duì)于該板卡的控制可由預(yù)置好的控制單元進(jìn)行控制，也可通過計(jì)算機(jī)PCI總線進(jìn)行控制;該控制單元可實(shí)現(xiàn)數(shù)據(jù)的DMA傳輸;采樣模式控制，使采樣器工作在不同的模式下，采樣器有如下控制端口:BIST:自動(dòng)檢測(cè)功能，10 kΩ電阻接地;ASYNRST:同步復(fù)位，需配合DRRB，2條件需要連接到FPGA以便實(shí)現(xiàn)復(fù)位需求，線要等長(zhǎng)。上拉和下拉電阻要盡量靠近采樣器，連接方式如圖2所示;PGEB:采樣器樣式控制器，0 Ω電阻接－5 V;SDA:采樣延時(shí)調(diào)整控制，10 kΩ電阻接地;GA:采樣增益調(diào)整;B/BG:0 Ω電阻接－5 V;SLEEP:10 kΩ電阻接地;STAGG:輸出模式選擇，10 kΩ電阻接地。

圖2 上拉和下拉電阻連接方式

通過圖2電路，可實(shí)現(xiàn)多個(gè)采樣器的同步工作，拓展了采樣的精度，完成該系統(tǒng)對(duì)實(shí)時(shí)環(huán)境信號(hào)的采集工作;該設(shè)計(jì)要點(diǎn)在同步控制上，2個(gè)復(fù)位信號(hào)的電壓有電阻進(jìn)行匹配，通過FPGA控制。數(shù)據(jù)輸出要等長(zhǎng)，如果選用多個(gè)采樣器進(jìn)行采樣，需要所有輸出信號(hào)線等長(zhǎng)。

采樣器時(shí)鐘的輸入決定了該采樣器的工作頻率(150 Msample/s～1.5 Gsample/s)。對(duì)于采樣器信號(hào)和時(shí)鐘的選擇方式上，選用模擬轉(zhuǎn)差分電路進(jìn)行匹配，既不影響數(shù)字信號(hào)，也提高了高頻信號(hào)在數(shù)字板的穩(wěn)定度;時(shí)鐘設(shè)計(jì)電路如圖3所示。

圖3 時(shí)鐘設(shè)計(jì)電路

采樣器工作前要給一個(gè)復(fù)位信號(hào)。在相關(guān)電路匹配正常情況下完成采樣。采樣器正常工作應(yīng)注意以下幾點(diǎn):(1)選用3種模擬電壓進(jìn)行供電，分別為－5 V、－2.2 V、3.3 V;其中 －5 V工作電流在 660 mA、－2.2 V工作在200 mA、3.3 V工作在100 mA。(2)較高的功率造成該芯片有高發(fā)熱量，需要大功率散熱器或整體散熱器對(duì)其進(jìn)行散熱。(3)為了防止信號(hào)的干擾，采樣板選用分割地的方式對(duì)板卡進(jìn)行布局，AGND和GND要有多個(gè)點(diǎn)進(jìn)行連接，既保證了地的隔離又不影響地的相對(duì)電壓值。

存儲(chǔ)器部分是決定存儲(chǔ)采樣時(shí)間的模塊，由于FPGA內(nèi)部集成的RAM不能長(zhǎng)時(shí)間的存儲(chǔ)數(shù)據(jù)，為快速長(zhǎng)時(shí)間的存儲(chǔ)數(shù)據(jù)，需要擴(kuò)展外部存儲(chǔ)空間，方案選擇了DDR2顆粒(MT47H128M16)作為該部件的擴(kuò)展存儲(chǔ)單元:A＜0:15＞地址和BA＜0:2＞接上拉電阻;DATA＜0:15＞串聯(lián)電阻進(jìn)行匹配阻抗連接到FPGA;控制管腳 CAS、RAS、WE、CS接上拉電阻;DQS、CK 要以差分對(duì)形式接入FPGA，其中DQS要求接到FPGA的局域時(shí)鐘上，時(shí)鐘CK要求接上拉電阻CKE和ODT信號(hào)要接下拉電阻。同樣的連接方式可以擴(kuò)展多片存儲(chǔ)器，對(duì)于數(shù)據(jù)要求每片單獨(dú)放在一個(gè)bank里，如果放不下可以放在2個(gè)bank里，但要求DQS信號(hào)和數(shù)據(jù)在一個(gè)bank里面。

圖4 存儲(chǔ)模塊

數(shù)據(jù)處理單元是對(duì)采樣器傳輸過來的離散數(shù)字信號(hào)進(jìn)行處理，在FPGA對(duì)采樣器送來的信號(hào)進(jìn)行FFT運(yùn)算，程序首先將采樣器轉(zhuǎn)換的差分信號(hào)在FPGA內(nèi)部轉(zhuǎn)換為單端信號(hào)，然后通過IDDR把信號(hào)轉(zhuǎn)換成SDR模式的信號(hào)方便處理，最后用FPGA進(jìn)行FFT處理并存儲(chǔ)備用。

處理器采用并行數(shù)據(jù)傳輸，由于2片F(xiàn)PGA緊鄰擺放，可以實(shí)現(xiàn)高位寬、高速度的數(shù)據(jù)傳輸，該采樣單元設(shè)計(jì)成64 bit的數(shù)據(jù)、2路全局時(shí)鐘來完成數(shù)據(jù)的高速傳輸。為保證傳輸速度穩(wěn)定快速，這64對(duì)LVDS信號(hào)差分線要實(shí)行等長(zhǎng)處理，每8 bit一組，每組的兩端要保證在一個(gè)bank里面，如想分位控制，可以實(shí)現(xiàn)每組配備2個(gè)時(shí)鐘信號(hào)分別進(jìn)2個(gè)FPGA的CC管腳上。整體在2對(duì)信號(hào)分別接在2個(gè)FPGA的GC管腳上。每對(duì)差分線在其信號(hào)輸入端要接100 Ω的匹配阻抗。在完成以上的硬件設(shè)計(jì)之后2個(gè)FPGA可實(shí)現(xiàn)高速數(shù)據(jù)傳輸。

板卡的FPGA配置電路設(shè)計(jì)，可由第3片控制芯片完成，方案采用總線加載方式進(jìn)行配置設(shè)計(jì)，其配置管腳如圖4所示，M0、M1、M2為控制加載方式的管腳，其配置為1－1－0。

由1 400 AN控制2片V5的FPGA加載，可根據(jù)自己的需求來配置M0－2實(shí)現(xiàn)不同的加載方式。文中采樣程序固化到PROM里，實(shí)現(xiàn)上電加載程序。配合V5系列的FPGA外接PROM選用XCF32PVOG48C。

DSP設(shè)計(jì)上選用TMS320C6713連接一片F(xiàn)PGA進(jìn)行數(shù)據(jù)運(yùn)算;DSP外接一片MT48LC4M32芯片作為外接存儲(chǔ)單元其原件如圖5所示。32位數(shù)據(jù)和總線要DSP、FPGA共用，設(shè)計(jì)時(shí)注意總線上匹配的排阻要靠近DSP端，排阻要保持一定距離以便后期調(diào)試，檢測(cè)電路是使用復(fù)位電路設(shè)計(jì)選用板載開關(guān)接上拉(3.3 V)電阻進(jìn)行控制，同時(shí)要把該復(fù)位端口也連接到FPGA上，方便系統(tǒng)對(duì)其進(jìn)行控制，F(xiàn)lash的地址端A＜0:19＞連接到總線地址的＜2:21＞。Flash的數(shù)據(jù)位D＜0:16＞連接到DSP數(shù)據(jù)總線的低16位上，其余控制端OE、WE、CE、WP、RST按數(shù)據(jù)手冊(cè)連接到DSP的專用控制管腳上，來實(shí)現(xiàn)自動(dòng)加載程序。

圖5 外接存儲(chǔ)單元

3 結(jié)束語(yǔ)

采樣器的選擇直接關(guān)系到整個(gè)板卡的信號(hào)采集效果，同步功能是該板卡的特點(diǎn)之一，通過板間同步的LVDS差分信號(hào)，可實(shí)現(xiàn)塊板卡同步采樣，為后續(xù)數(shù)字處理提供更多的信息，板載DSP處理器可單獨(dú)完成對(duì)信號(hào)的處理。該采樣器具備了高速、高位寬等特點(diǎn)，可完全勝任模擬信號(hào)的數(shù)字化處理。實(shí)際制作中3塊該板卡可實(shí)現(xiàn)6個(gè)采樣器同步采樣，有效快速地響應(yīng)系統(tǒng)要求。

［1］侯伯亨，顧新.VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)［M］.西安:西安電子科技大學(xué)出版社，2006.

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［3］樊昌信，張甫翊，徐炳祥，等.通信原理［M］.5版.北京:國(guó)防工業(yè)出版社，2007.

［4］王超，黃顯高.高速數(shù)據(jù)采集系統(tǒng)的電源設(shè)計(jì)［J］.西安郵電學(xué)院學(xué)報(bào)，2009(9):55－58.

Implementation of Signal Sampling with FPGA

WANG Jian1，2
(1.School of Telecommunications Engineering，Xidian University，Xi'an 710071，China;2.Manufacturing Division ，54 Institute of China Electronics Technology Group Corporation，Shijiazhuang 050081，China)

A high-speed sampling unit hardware realization based on FPGA is proposed，including the circuit design of data acquisition;the approach of high speed data transmission;the design of operational processor system and bus control system，and the VHDL program framework.The signal types are transformed by the sampler and then processed and stored with programmable gate arrays FPGA.Finally，the data of the sample unit is transmitted under the control of the whole system.

data acquisition;FPGA;VHDL;DSP

TP274+.2

A

1007－7820(2012)08－049－04

2012-03-25

王健(1982—)，男，助理工程師。研究方向:軍用電子技術(shù)。