謝 莉

（湖南人文科技學(xué)院物理與信息工程系 湖南 婁底 417000）

0 引言

隨著數(shù)字技術(shù)的進(jìn)一步發(fā)展，使得模數(shù)轉(zhuǎn)換技術(shù)朝著高速、低功耗、高分辨率的方向發(fā)展，特別是在通信、高速數(shù)據(jù)采集系統(tǒng)、雷達(dá)等應(yīng)用領(lǐng)域，對(duì)ADC的轉(zhuǎn)換速度要求越來(lái)越高。

1 高速ADC的主要結(jié)構(gòu)

1.1 并行結(jié)構(gòu)

并行結(jié)構(gòu)的ADC有全并行、內(nèi)插式并行結(jié)構(gòu)及兩步式并行結(jié)構(gòu)等。

全并行ADC的結(jié)構(gòu)如圖1所示，阻值相同的電阻R對(duì)Vref分壓，為2n-1(n為ADC的分辨率)比較器提供參考電壓，這2n-1參考電壓分別與要輸入信號(hào)Vin比較，產(chǎn)生2n-1個(gè)高低電平，也就是溫度計(jì)碼，解碼電路對(duì)輸入的溫度計(jì)碼進(jìn)行解碼得到n位二進(jìn)制數(shù)。

圖1 全并行ADC結(jié)構(gòu)框圖

全并行ADC的優(yōu)點(diǎn)是轉(zhuǎn)換速度高。由于全并行ADC只需一次比較就能將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，因此是所有ADC中轉(zhuǎn)換速度最快的，比較器的轉(zhuǎn)換時(shí)間決定了其速度。目前，其轉(zhuǎn)換速度最高達(dá)到40GHz。但是其芯片面積和功耗大，分辨率有限。這是因?yàn)椋瑢?duì)于要實(shí)現(xiàn)n位數(shù)字信號(hào)，電阻和比較器的數(shù)目達(dá)到2n，因此面積和功耗大。其次，電阻匹配限制其參考電壓特性，以及非線(xiàn)性輸入電容大，使比較器的產(chǎn)生嚴(yán)重失調(diào)，因此其分辨率一般限制在8位以下。

由于全并行ADC前置放大器在轉(zhuǎn)折電壓具有較好的線(xiàn)性特性，通過(guò)電阻串，電流鏡或電容等內(nèi)插出全并行ADC所需的更多的參考電壓。內(nèi)插技術(shù)減少了前置放大器的數(shù)目，大大降低轉(zhuǎn)換器的輸入電容，降低了由于前置放大器的漂移而引入的微分非線(xiàn)性誤差。但是通過(guò)內(nèi)插技術(shù)實(shí)現(xiàn)的并行ADC，芯片面積仍然很大，功耗消耗也較大。

兩步式ADC克服了全并行ADC由于比較器數(shù)量巨大而帶來(lái)的問(wèn)題，其結(jié)構(gòu)框圖如圖2所示。這種ADC由兩級(jí)子ADC、一個(gè)減法器和一個(gè)數(shù)模轉(zhuǎn)換器（D/A）構(gòu)成。將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，它需要兩步才能完成。第一步，輸入信號(hào)通過(guò)采樣保持電路（S/H）被ADC1量化成高位數(shù)據(jù)，然后通過(guò)D/A將這高位數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，并與S/H保持信號(hào)相減。第二步，余量送入ADC2，產(chǎn)生低位數(shù)據(jù)。兩步式ADC得到高低位數(shù)字信號(hào)需要經(jīng)過(guò)兩次模數(shù)轉(zhuǎn)換，因此其轉(zhuǎn)換時(shí)間比全并行結(jié)構(gòu)長(zhǎng)，且需減法電路和D/A模塊。但在同樣的精度下，大大減少了比較器的數(shù)目，使得芯片面積和功耗大大降低。

圖2 兩步式ADC結(jié)構(gòu)框圖

1.2 折疊結(jié)構(gòu)

折疊ADC如圖3所示，模擬輸入信號(hào)被分為兩條并行路徑。第一條路徑首先經(jīng)過(guò)預(yù)處理器進(jìn)行預(yù)處理后，粗量化器將其量化為2N1個(gè)值。第二條路徑通過(guò)一個(gè)折疊電路進(jìn)行處理，將2N1個(gè)子區(qū)間全部映射到一個(gè)子區(qū)間上，然后將此模擬信號(hào)送到一個(gè)有2N2個(gè)子區(qū)間的細(xì)量化器中。比較器的總數(shù)為2N1-1加2N2-1，而具有同等分辨率的并行ADC需要2N1+N2-1個(gè)比較器。因此折疊式ADC的比較器數(shù)目小于全并行ADC，且其最快轉(zhuǎn)換時(shí)間只需要一個(gè)時(shí)鐘周期。但折疊式ADC因?yàn)闆](méi)有采樣保持，折疊輸出的帶寬是模擬帶寬的數(shù)倍。

圖3 折疊式ADC結(jié)構(gòu)框圖

1.3 時(shí)間交織結(jié)構(gòu)

上述ADC的速度雖然很高，但轉(zhuǎn)換時(shí)間最短也要一個(gè)時(shí)鐘周期，而時(shí)間交織這種電路技術(shù)從根本上突破了這個(gè)極限，放寬了各個(gè)通道ADC的要求，并且部分解決了ADC系統(tǒng)中速度和分辨率之間的矛盾。圖4為其原理框圖，輸入信號(hào)在時(shí)鐘clk的控制下，依次被各個(gè)通道的ADC進(jìn)行處理，在輸出端依次輸出各通道的數(shù)字信號(hào)。即使clk信號(hào)分成n個(gè)通道的時(shí)鐘信號(hào)clkl、clk2…clkn，因此clk的頻率是各通道時(shí)鐘頻率的n倍。

圖4 時(shí)間交織ADC結(jié)構(gòu)框圖

因此，只要各通道的采樣足夠高，保證各ADC的準(zhǔn)確性，時(shí)間交織結(jié)構(gòu)的模數(shù)轉(zhuǎn)換速度即為時(shí)鐘clk的頻率，遠(yuǎn)遠(yuǎn)超過(guò)了各個(gè)通道轉(zhuǎn)換速度。但時(shí)間交織技術(shù)會(huì)產(chǎn)生通道增益、通道失調(diào)和時(shí)間的失配[1]。

2 高速ADC的發(fā)展及應(yīng)用

新的結(jié)構(gòu)和新的工藝技術(shù)，使得A/D轉(zhuǎn)換器采樣速率從幾百kHz發(fā)展到上GHz甚至幾十GHz超高速采樣率，功耗也越來(lái)越低。如SiGe BiCMOS工藝、Inp/InGaAS工藝，采用高速ADC結(jié)構(gòu)并采用這些新的工藝技術(shù)來(lái)實(shí)現(xiàn)，使得ADC的轉(zhuǎn)換速度達(dá)到幾十GHz[2]。這些高速ADC主要應(yīng)用于醫(yī)療儀器、高數(shù)據(jù)采集系統(tǒng)、超寬帶雷達(dá)、超寬帶無(wú)線(xiàn)通信系統(tǒng)[3]等領(lǐng)域。

［1］艾倫.CMOS模擬集成電路設(shè)計(jì)[M].2版.電子工業(yè)出版社，2005,3：557-570.

［2］Borokhovych,Y.，Gustat,H.4-bit,15 GS/s ADC in SiGe.NORCHIP 2008.2008：268-271.

［3］郝俊，孟橋，高彬.0.35μm CMOS 4 位 4Gsample/s 全并行模數(shù)轉(zhuǎn)換器設(shè)計(jì)[J].電子器件,2007，30(2)：403-406.