王志林，童 斌，王永嶺

（91245部隊(duì)，遼寧 葫蘆島125001）

時(shí)統(tǒng)的主要內(nèi)容是通過對(duì)時(shí)刻相對(duì)準(zhǔn)確的傳遞，使得在一個(gè)區(qū)域內(nèi)形成一個(gè)高精度的時(shí)間同步體系。體系內(nèi)各設(shè)備之間的對(duì)時(shí)和同步通過時(shí)間碼信號(hào)進(jìn)行統(tǒng)一，常用的時(shí)間碼有IRIG-B(AC)碼和IRIG-B(DC)碼兩種。AC碼為1 kHz/s調(diào)幅模擬信號(hào)，DC碼為直流方波信號(hào)。AC碼傳輸距離遠(yuǎn)，但同步精度低，當(dāng)兩設(shè)備之間用實(shí)纜相連時(shí)，時(shí)間同步誤差小于10 μs；當(dāng)兩設(shè)備不在同一個(gè)地點(diǎn)，AC碼在通信信道傳輸過程中需經(jīng)過A/D、D/A變換，信號(hào)在傳輸過程中會(huì)引起波形失真，對(duì)AC碼的解調(diào)有影響，另外加上傳輸時(shí)延，設(shè)備間的對(duì)時(shí)同步誤差會(huì)進(jìn)一步加大。DC碼同步精度相對(duì)較高，實(shí)纜直連時(shí)間同步誤差小于 0.2 μs，但傳輸距離短(200 m)；在通信信道傳輸過程中將DC碼通過游標(biāo)法將代碼變換成標(biāo)準(zhǔn)的低速數(shù)字接口后，不僅對(duì)時(shí)同步精度高，而且信道利用率低，接口通用性強(qiáng)。隨著電子技術(shù)的發(fā)展，EDA已經(jīng)成為現(xiàn)代電子設(shè)計(jì)領(lǐng)域的基本手段，本文主要闡述利用游標(biāo)法將DC碼進(jìn)行代碼變換的原理，給出其FPGA的實(shí)現(xiàn)方法，同時(shí)就變換過程中的信號(hào)畸變對(duì)同步精度的影響進(jìn)行分析，闡明時(shí)鐘插入和封鎖的作用及其實(shí)現(xiàn)方法。

1 時(shí)統(tǒng)DC碼數(shù)字傳輸?shù)脑?/h2>

1.1 游標(biāo)法代碼變換原理

數(shù)據(jù)信號(hào)的數(shù)字傳輸按DTE數(shù)據(jù)信號(hào)時(shí)鐘與PCM信道時(shí)鐘是否同步可分為同步傳輸和異步傳輸，異步數(shù)據(jù)傳輸方式又可分為代碼變換和脈沖塞入方式兩類，代碼變換方式又分為取樣法、游標(biāo)法等。

游標(biāo)法是將數(shù)據(jù)信號(hào)的“1”和“0”的變化時(shí)刻用 3個(gè)比特來編碼。第一比特 a表示“1”和“0”變化點(diǎn)的開始，a=1表示有變化點(diǎn)；第二比特b（也可以規(guī)定幾個(gè)比特）表示變化點(diǎn)出現(xiàn)在時(shí)間脈沖間隔的哪一個(gè)規(guī)定位置：如b為1 bit時(shí)，將時(shí)鐘間隔平分為前后兩個(gè)時(shí)區(qū)，分別記為E和L，如果變換點(diǎn)處于 E區(qū)域，則b=1；若在L區(qū)域，則 b=0；第三個(gè)比特 c便是變換點(diǎn)的方向：如從“1”變到“0”，則 c=1；從“0”變到“1”，則 c=0。 另外，當(dāng)數(shù)據(jù)中沒有變化點(diǎn)時(shí)，向PCM信道連續(xù)發(fā)送“1”信號(hào)，可以限制連續(xù)“0”碼。輸出代碼中，最初的“0”表示數(shù)據(jù)信號(hào)變換點(diǎn)的開始，圖1是游標(biāo)法的代碼變換過程。由圖可見，代碼出現(xiàn)的位置在PCM幀結(jié)構(gòu)上的位置是不固定的，它隨輸入數(shù)據(jù)信號(hào)的變化點(diǎn)位置而移動(dòng)，所以稱為游標(biāo)法[1]。

1.2 信號(hào)畸變誤差分析

IRIG-B(DC)碼為TTL接口，準(zhǔn)時(shí)點(diǎn)為上升沿，GB11014-90標(biāo)準(zhǔn)接口，DC碼由周期為 10 ms，脈沖寬度為 8 ms、5 ms、2 ms的脈沖信號(hào)組合而成。若以2 ms脈沖為最小周期，從數(shù)字傳輸?shù)慕嵌瓤蓪C碼看成是速率是0.5 kHz/s低速率的數(shù)據(jù)信號(hào)。由于DC碼是靠脈沖前沿來產(chǎn)生同步信號(hào)的，因此信號(hào)畸變誤差要求控制在一定的范圍之內(nèi)。信號(hào)畸變誤差主要由代碼變換畸變、通信信道抖動(dòng)和收發(fā)晶振頻率誤差三方面的原因引起。

圖1 游標(biāo)法代碼變化示意圖

由游標(biāo)法的工作原理可知，取代碼變換后的數(shù)據(jù)傳輸速率為 16 kHz/s時(shí)，一個(gè)變化點(diǎn)的b比特?cái)?shù)為7 bit，那么 b比特形成時(shí)鐘頻率應(yīng)為 27×16 kHz/s=2 048 kHz/s，信號(hào)在每個(gè)變化點(diǎn)的最大畸變約為0.49 μs；通信傳輸信道的抖動(dòng)為1.4 μs；10 MHz/s的恒溫晶體振蕩器的頻率準(zhǔn)確度為10-8、穩(wěn)定度為10-9，可通過封鎖或插入時(shí)鐘的方法來消除晶振引起的累積誤差，誤差最大為0.5 μs，因此總的信號(hào)畸變誤差小于 3 μs。

2 FPGA設(shè)計(jì)實(shí)現(xiàn)方法

2.1 系統(tǒng)的組成與功能

系統(tǒng)主要由主時(shí)鐘晶振電路、收發(fā)時(shí)鐘、代碼變換與反變換、串口發(fā)送與接收、接口電平轉(zhuǎn)換等模塊組成。其中收發(fā)時(shí)鐘模塊產(chǎn)生系統(tǒng)所需的各種收發(fā)時(shí)鐘信號(hào)；代碼變換模塊完成DC碼到數(shù)據(jù)信號(hào)的轉(zhuǎn)換；串口發(fā)送模塊將數(shù)據(jù)信號(hào)變成RS-232串行接口時(shí)間信號(hào)；反之，串口接收模塊將接收的RS-232串行接口時(shí)間信號(hào)變成數(shù)據(jù)信號(hào)，代碼反變換模塊將數(shù)據(jù)信號(hào)恢復(fù)成DC碼；電平轉(zhuǎn)換電路完成TTL電平與RS-232接口電平之間的轉(zhuǎn)換，系統(tǒng)組成如圖2所示。

圖2 系統(tǒng)的組成結(jié)構(gòu)

2.2 系統(tǒng)的設(shè)計(jì)平臺(tái)

本系統(tǒng)采用Xillinx公司推出的FPGA/CPLD集成開發(fā)工具ISE Design Suite，以Verilog HDL語言進(jìn)行設(shè)計(jì)輸入，并用ISE集成開發(fā)環(huán)境中的Simulator進(jìn)行仿真。FPGA采用Xillinx公司中低端平臺(tái)推出的Spartan 3E系列中的XC3S1600E芯片，它的系統(tǒng)門數(shù)為150萬，Slice數(shù)目為14 752個(gè)，分布式RAM容量為23 KB，塊RAM容量為 648 KB，專用乘法器數(shù)為 36個(gè)，DCM數(shù)目為 8個(gè)，最大可用 I/O數(shù)為376個(gè)，最大差分I/O數(shù)為156個(gè)[2]；RS-232接口電平轉(zhuǎn)換芯片采用Maxim公司的MAX2322芯片；晶振采用長沙太陽人電子有限公司的高精密的恒溫晶體振蕩器（OCXO）。

系統(tǒng)采用自頂向下、層次化和模塊化的設(shè)計(jì)模式，在確定電路功能后，在ISE開發(fā)環(huán)境中用Verilog HDL語言進(jìn)行設(shè)計(jì)輸入，并用ISE Simulator進(jìn)行功能仿真。通過綜合工具將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，綜合仿真正確后，通過布局布線等實(shí)現(xiàn)功能將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片中，最后將編程數(shù)據(jù)下載到FPGA芯片中。

2.3 代碼變換功能的設(shè)計(jì)

代碼變換模塊用16 kHz/s的clk_1時(shí)鐘脈沖對(duì)DC碼進(jìn)行采樣，并將連續(xù)采樣的信息用兩個(gè)D觸發(fā)器進(jìn)行存儲(chǔ)。比較兩采樣值，如值不一樣，則說明是DC碼電平變換點(diǎn)，通過異或非門產(chǎn)生a比特，通過c比特產(chǎn)生器得到c比特；同時(shí)用計(jì)數(shù)器對(duì)上個(gè)clk_1時(shí)鐘脈沖清零后的128進(jìn)制計(jì)數(shù)器對(duì)2 048 kHz/s的clk_0時(shí)鐘進(jìn)行計(jì)數(shù)，用DC碼的低電平將電平變換位置的精確計(jì)數(shù)值進(jìn)行鎖存，形成7 bit的b比特。此后通過9進(jìn)制計(jì)數(shù)器將高電平信號(hào)進(jìn)行封鎖，將a、b、c比特值依次插入輸出數(shù)據(jù)中，然后繼續(xù)輸出高電平信號(hào)。

2.4 代碼反變換的實(shí)現(xiàn)流程

在代碼反變換過程中，需要判別所接收數(shù)據(jù)中變換點(diǎn)的起始位置。a比特為“0”值時(shí)，表示數(shù)據(jù)電平發(fā)生變化，由于b比特中也有“0”值的比特，為了正確判別a比特，在代碼變換過程中將抽樣速率定為16 kHz/s，DC碼可看成是速率為0.5 kHz的數(shù)據(jù)，每兩個(gè)變化點(diǎn)之間至少有 32個(gè)抽樣數(shù)據(jù)，去掉 a、b、c比特共 9個(gè)，其他 23個(gè)比特全為“1”，這樣當(dāng)某比特值為“0”且其前面的9個(gè)比特值全為“1”時(shí)，該比特就是a比特，否則就是b比特中的“0”比特。a比特確定后，將后面的b比特與2 048 kHz/s速率的計(jì)數(shù)器中的計(jì)數(shù)值進(jìn)行比較，在兩值相等時(shí)刻，根據(jù)c比特的值將DC碼數(shù)據(jù)電平進(jìn)行變換，c比特為“0”時(shí)，由高變?yōu)榈?，c比特為“1”時(shí)，由低變?yōu)楦?。代碼反變換的實(shí)現(xiàn)流程如圖3所示。

時(shí)鐘模塊、串口發(fā)送模塊和串口接收模塊的功能比較常見，其設(shè)計(jì)參見參考文獻(xiàn)[2]第13.2節(jié)。

3 時(shí)鐘的插入和封鎖

圖3 代碼反變換的實(shí)現(xiàn)流程圖

接收方采用由恒溫晶體振蕩器產(chǎn)生時(shí)鐘。由于收發(fā)雙方采用獨(dú)立的時(shí)鐘，因此雖然恒溫晶體振蕩器具有較高的頻率準(zhǔn)確度和穩(wěn)定度，且誤差較小，但時(shí)間較長時(shí)會(huì)引起誤差累積，使得接收的時(shí)間信號(hào)產(chǎn)生漂移，因此系統(tǒng)采用時(shí)鐘插和封鎖的方法消除誤差累積。首先測(cè)出接收方與標(biāo)準(zhǔn)時(shí)鐘或收發(fā)雙方直連時(shí)的同步1C/S信號(hào)的時(shí)延值，隔一段較長時(shí)間再測(cè)一次時(shí)延值，根據(jù)兩次測(cè)得的時(shí)延差計(jì)算單位時(shí)間內(nèi)的漂移值；將該值與2 048 kHz/s時(shí)鐘的周期0.49 μs相比較，計(jì)算出時(shí)鐘插入或封鎖的間隔，并存入寄存器；根據(jù)超前或滯后狀態(tài)，通過計(jì)數(shù)器對(duì)clk_0時(shí)鐘計(jì)數(shù)，在計(jì)算的間隔對(duì)時(shí)鐘進(jìn)行插入或封鎖，時(shí)鐘插入和封鎖如圖4所示。

圖4 時(shí)鐘插入和封鎖示意圖

本文提出的方法直接在輸入前對(duì)clk_0時(shí)鐘進(jìn)行處理，不會(huì)對(duì)上面的電路設(shè)計(jì)產(chǎn)生影響，上述設(shè)計(jì)無需任何改動(dòng)，同步誤差在一個(gè)時(shí)鐘周期0.49 μs內(nèi)。

游標(biāo)法的DC碼數(shù)字傳輸原理簡單，采用FPGA技術(shù)實(shí)現(xiàn)方便快捷，整個(gè)時(shí)統(tǒng)傳遞全程數(shù)字化，對(duì)時(shí)同步精度高，RS-232接口通用性強(qiáng)，該技術(shù)在各個(gè)領(lǐng)域的實(shí)時(shí)測(cè)量系統(tǒng)中具有廣泛的應(yīng)用前景。

[1]倪維楨.數(shù)據(jù)通信原理[M].北京：中國人民大學(xué)出版社，2000.

[2]云創(chuàng)工作室.Verilog HDL程序設(shè)計(jì)與實(shí)踐[M].北京：人民郵電出版社，2009.