黃志鋼,張芝威

(沈陽(yáng)理工大學(xué) 自動(dòng)化與電氣工程學(xué)院,沈陽(yáng) 110159)

同位控制猝發(fā)總線設(shè)計(jì)與實(shí)現(xiàn)

黃志鋼,張芝威

(沈陽(yáng)理工大學(xué) 自動(dòng)化與電氣工程學(xué)院,沈陽(yáng) 110159)

提出了一種同位控制猝發(fā)總線( LCBBus,Local Control Burst Bus),通過(guò)對(duì)目前已有的處理器與存儲(chǔ)器之間總線信號(hào)的研究,設(shè)法使讀寫控制信號(hào)與數(shù)據(jù)信號(hào)同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收,大幅度縮短數(shù)據(jù)信號(hào)與控制信號(hào)的傳輸路徑差以及時(shí)間差,提高猝發(fā)傳送主頻。在FPGA上用Verilog語(yǔ)言編寫完成了該總線的邏輯設(shè)計(jì),并且通過(guò)Modelsim SE對(duì)其進(jìn)行了總線讀寫操作的仿真,證明了可行性。

同位控制猝發(fā)總線;FPGA;Verilog;Modelsim SE;猝發(fā)

通過(guò)對(duì)經(jīng)典總線信號(hào)的研究,可知總線信號(hào)由:數(shù)據(jù)信號(hào)、控制信號(hào)和地址信號(hào)三大部分組成[1-2],且經(jīng)典猝發(fā)總線的寫操作時(shí),寫控制信號(hào)和數(shù)據(jù)信號(hào)同在CPU(中央處理器)處產(chǎn)生,同在Mem(存儲(chǔ)器)處接收[3],即同源同方向同路徑傳輸,而經(jīng)典猝發(fā)總線的讀操作時(shí)，讀控制信號(hào)在CPU處產(chǎn)生,存儲(chǔ)器獲得控制信號(hào)后,發(fā)出數(shù)據(jù)信號(hào),其控制信號(hào)和數(shù)據(jù)信號(hào)處于異位。因此數(shù)據(jù)傳輸比控制信號(hào)傳輸延遲一個(gè)時(shí)鐘周期,影響傳送主頻。

為提高猝發(fā)傳送主頻,從控制信號(hào)與數(shù)據(jù)信號(hào)傳輸?shù)攸c(diǎn)和方向入手,在不考慮CPU內(nèi)部和存儲(chǔ)器內(nèi)部的傳輸時(shí)間；也不考慮猝發(fā)操作時(shí),首地址設(shè)定所需的時(shí)間條件下,僅研究總線傳輸動(dòng)作及其所需時(shí)間。并提出同位控制猝發(fā)總線(LCBB,Local Control Burst Bus),使得猝發(fā)傳輸時(shí),控制信號(hào)和數(shù)據(jù)信號(hào)同源同方向同路徑傳輸,通過(guò)運(yùn)用Verilog語(yǔ)言對(duì)所設(shè)計(jì)的總線進(jìn)行邏輯編寫,并且通過(guò)Modelsim SE對(duì)其進(jìn)行了總線讀寫操作的仿真。

1 經(jīng)典猝發(fā)總線分析

經(jīng)典猝發(fā)總線的寫操作:寫控制信號(hào)和數(shù)據(jù)信號(hào)同在CPU處產(chǎn)生,同在存儲(chǔ)器處接收,即同源同方向同路徑傳輸。寫信號(hào)(WR)上升沿驅(qū)使存儲(chǔ)器鎖存數(shù)據(jù)總線(DB)上的數(shù)據(jù)到數(shù)據(jù)鎖存器,寫正確的條件是,寫信號(hào)上升沿處,數(shù)據(jù)總線上的數(shù)據(jù)是有效的。記數(shù)據(jù)傳輸時(shí)間是TLD,寫信號(hào)傳輸時(shí)間是TLWR,它們之間由于路徑差產(chǎn)生的時(shí)間差是ΔT=|TLD-TLWR|。為確保寫正確,要求寫信號(hào)上升沿必須處在數(shù)據(jù)穩(wěn)定區(qū)內(nèi),并留有大于正負(fù)ΔT的裕度。若忽略存儲(chǔ)器將數(shù)據(jù)鎖存存儲(chǔ)器單元的需要時(shí)間,從總線角度看,允許的最大寫主頻為1/(2ΔT)。

經(jīng)典猝發(fā)總線的讀操作:讀控制信號(hào)(RD)在CPU處產(chǎn)生,存儲(chǔ)器獲得讀控制信號(hào)為低電平后,發(fā)出數(shù)據(jù)信號(hào),CPU在數(shù)據(jù)信號(hào)穩(wěn)定后鎖存數(shù)據(jù)信號(hào)并撤銷讀控制信號(hào)?？刂菩盘?hào)和數(shù)據(jù)信號(hào)處于異位。讀正確的條件是,CPU鎖存時(shí),數(shù)據(jù)總線上的數(shù)據(jù)是有效的?？刂圃葱盘?hào)經(jīng)TL時(shí)間傳送到存儲(chǔ)器中,存儲(chǔ)器產(chǎn)生數(shù)據(jù)源,再經(jīng)過(guò)TL時(shí)間送到CPU。為確保讀正確,要求讀控制信號(hào)必須處在數(shù)據(jù)穩(wěn)定區(qū)內(nèi)。從總線角度看,允許的最大讀主頻為1/(2TL)[4],圖1為經(jīng)典猝發(fā)總線的時(shí)序?qū)憽⒆x圖。

由此可見(jiàn),多核處理器中,各核到各存儲(chǔ)器的總線長(zhǎng)度不盡相同[5],如果全系統(tǒng)使用同一個(gè)時(shí)鐘,同一個(gè)延時(shí),那么只能按照最壞的情況設(shè)定較低的系統(tǒng)主頻。

2 同位控制猝發(fā)總線設(shè)計(jì)

在同位控制猝發(fā)總線中,動(dòng)態(tài)信號(hào)在每個(gè)時(shí)鐘都發(fā)生變化;靜態(tài)信號(hào)在一次猝發(fā)傳送過(guò)程中不變化。為了提高猝發(fā)傳送速度,使存儲(chǔ)器操作時(shí)的控制信號(hào)和數(shù)據(jù)信號(hào)同位,寫操作時(shí)控制和數(shù)據(jù)信號(hào)從CPU發(fā)出,讀操作時(shí)控制和數(shù)據(jù)信號(hào)從存儲(chǔ)器發(fā)出,稱這種總線為同位控制猝發(fā)總線,如圖2所示,其總線時(shí)序如圖3和圖4所示。

圖1 經(jīng)典猝發(fā)總線時(shí)序?qū)?、讀圖

圖2 同位控制猝發(fā)總線信號(hào)原理圖

圖2中:clkS,系統(tǒng)時(shí)鐘;clkC/clkM,處理器/存儲(chǔ)器時(shí)鐘,根據(jù)swC/swM不同,對(duì)應(yīng)的選擇CPU還是存儲(chǔ)器時(shí)鐘;swC/swM,處理器/存儲(chǔ)器時(shí)鐘選擇開(kāi)關(guān);EN、WR,單向使能線、靜態(tài)信號(hào),有四個(gè)狀態(tài)分別是:“00”,“01”,“10”,“11”;DB,數(shù)據(jù)總線,雙向動(dòng)態(tài)信號(hào),傳輸?shù)刂泛蛿?shù)據(jù);memC,CPU的儲(chǔ)器;memM,存儲(chǔ)器的存儲(chǔ)器;addrC/addrM,處理器/存儲(chǔ)器地址及計(jì)數(shù)器。

圖3 同位控制猝發(fā)總線理想時(shí)序?qū)懖僮鲌D

圖4 同位控制猝發(fā)總線理想時(shí)序讀操作圖

CPU要開(kāi)始一塊猝發(fā)傳送,需要使addrC?CPU傳送首地址,addrCE?CPU傳送末地址,addrM?存儲(chǔ)器接收首地址。EN,WR=00時(shí),總線無(wú)操作;EN,WR=01時(shí),首地址寫,首地址?db,db? addrM;EN,WR=10時(shí),寫操作swC,swM=up,down;clkS? clkC ?clkM。每個(gè)CLK,MemM(addrM)?MemC(addrC);EN,WR=11時(shí),讀操作swC,swM=down,up;clkS? clkM ?clkC。每個(gè)CLK,MemC(addrC) ? MemM(addrM);EN=1時(shí),每個(gè)CLK,addrC+1,addrM+1。如果addrC=addrCE,則EN,WR=00,結(jié)束本次猝發(fā)傳送。使得控制信號(hào)與數(shù)據(jù)信號(hào)同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收。

3 實(shí)現(xiàn)與仿真

設(shè)計(jì)的總線通過(guò)改變讀、寫信號(hào)的位置,從而改變CPU間控制信號(hào)和數(shù)據(jù)傳輸方向。同理,對(duì)于多核處理器,隨著核數(shù)掛在總線上的位置不同,存儲(chǔ)器共用核的個(gè)數(shù)不同,傳輸信號(hào)、數(shù)據(jù)時(shí)間也會(huì)發(fā)生不同改變,但是由于控制信號(hào)和數(shù)據(jù)信號(hào)總是同方向的,所以對(duì)于內(nèi)部傳輸而言,時(shí)間依然是ΔT。而總體的時(shí)間只與它們之間的路程差有關(guān)。由于本文時(shí)間仿真需要設(shè)計(jì)到板圖階段,才能得出相應(yīng)的結(jié)論,小規(guī)模設(shè)計(jì)時(shí),ΔT不明顯,所以本文只對(duì)同位控制猝發(fā)總線的讀寫使用Modelsim SE進(jìn)行邏輯功能仿真驗(yàn)證,仿真結(jié)果如圖5所示。

圖5 同位控制的仿真結(jié)果

4 結(jié)論

通過(guò)分析經(jīng)典猝發(fā)總線的讀寫時(shí)序,其讀操作時(shí)的讀控制信號(hào)與數(shù)據(jù)信號(hào)處于異位而產(chǎn)生了傳送時(shí)間差2TL,該時(shí)間差限制了猝發(fā)操作的最高頻率。為此提出了同位控制猝發(fā)總線,使讀控制信號(hào)與數(shù)據(jù)信號(hào)同地點(diǎn)發(fā)出,同方向傳輸,同地點(diǎn)接收,節(jié)省時(shí)間2TL。

經(jīng)過(guò)Modelsim SE仿真,驗(yàn)證了同位控制猝發(fā)總線讀寫的邏輯可行性。通過(guò)改變猝發(fā)讀、寫信號(hào)的位置,從而縮短數(shù)據(jù)信號(hào)與控制信號(hào)到達(dá)目的地的時(shí)間,減少TL對(duì)該CPU的時(shí)鐘頻率的限制,既大幅度降低對(duì)時(shí)鐘傾斜的敏感度,又大幅度提高猝發(fā)傳送的主頻。本文只對(duì)單核總線讀寫進(jìn)行了仿真,并沒(méi)有對(duì)多核進(jìn)行仿真,但是在多核處理器為主導(dǎo)的今天,同位控制猝發(fā)總線發(fā)展前景十分明朗。

[1] 王明磊.基于PCI總線信號(hào)數(shù)字復(fù)接系統(tǒng)[D].長(zhǎng)沙:國(guó)防科學(xué)技術(shù)大學(xué),2004.

[2] 尚利.PIC結(jié)構(gòu)[M].劉輝譯.北京:電子工業(yè)出版社,2012.

[3] 黃志鋼,盛肖煒.多核處理器結(jié)構(gòu)與核間通信的CMC總線設(shè)計(jì)[J].沈陽(yáng)理工大學(xué)學(xué)報(bào),2012,31(6):70-75.

[4] Miguel Correia,Jorge Sousa,álvaro Combo,et al.Implementation of IEEE-1588 timing and synchronization for ATCA control and data acquisition systems[J].Fusion Engineering and Design,2012,87(12):2178-2181.

[5] 汪鍵,張磊,王少軒,等.多核處理器核間高速通訊架構(gòu)的研究[J].電子與封裝,2011,11(6):43-44.

(責(zé)任編輯：馬金發(fā))

TheDesignandImplementationoftheLocalControlBurstBus

HUANG Zhigang,ZHANG Zhiwei

(Shenyang Ligong University,Shenyang 110159,China)

A Local Control Burst Bus based on the research of the currently existing Bus signal between the processor and memory is proposed to reduce the Data signals and Control signals transmission′s path difference and time difference greatly by making a Read/Write Control signals and Data signals to send with same sites,to transmit with same direction and to receive with same sites.Finally,the burst transmission frequency is improved.Using Verilog language on FPGA completed the Bus logical design and through the Modelsim SE simulation of Reading and Writing operations on the Bus the feasibility is proved.

local control burst bus;FPGA;Verilog;Modelsim SE;burst

TP336

A

2016-11-16

黃志鋼(1960—)，男，副教授，研究方向：計(jì)算機(jī)控制系統(tǒng)，嵌入式系統(tǒng)。

1003-1251(2017)05-0011-03