胡秀潔，孫艷玉，張寶藝，宋家友

(鄭州大學(xué) 信息工程學(xué)院，河南 鄭州450001)

模擬式傳輸終端有信號同傳時交調(diào)干擾嚴(yán)重、容易受環(huán)境干擾影響、傳輸質(zhì)量低、長期工作穩(wěn)定性差等缺點(diǎn)，因此，市場上模擬傳輸終端已逐漸被數(shù)字傳輸終端所代替。本文設(shè)計了一種運(yùn)用低壓差分信號(Low-Voltage Differential Signaling，LVDS)技術(shù)［1］的數(shù)字信號光纖傳輸系統(tǒng)，可以在一根光纖中同時傳輸4路數(shù)字視頻、1路音頻和1路數(shù)據(jù)信號。硬件基于E2PROM或Flash存儲器編程的CPLD，編程次數(shù)可達(dá)上萬次，相比FPGA具有系統(tǒng)斷電時編程信息不丟失和保密性好的特點(diǎn)。

所設(shè)計終端可用于平安城市、高速公路、銀行以及電力系統(tǒng)等的遠(yuǎn)程監(jiān)控、遠(yuǎn)程會議、遠(yuǎn)程教學(xué)、遠(yuǎn)程醫(yī)療等領(lǐng)域，還可以根據(jù)需要將不同路數(shù)的視頻、音頻和數(shù)據(jù)進(jìn)行任意組合以滿足各種不同需求。

1 系統(tǒng)設(shè)計

本設(shè)計由發(fā)送板和接收板2個部分組成。發(fā)送板實(shí)現(xiàn)的功能是:將4路無壓縮視頻信號和1路音頻信號進(jìn)行高分辨率數(shù)字化，再與1路數(shù)據(jù)信號一起形成高速多路正向數(shù)字流通過CPLD器件，運(yùn)用Verilog HDL語言編程，實(shí)現(xiàn)正向數(shù)據(jù)的一次復(fù)接，并運(yùn)用LVDS技術(shù)將復(fù)接后的數(shù)據(jù)轉(zhuǎn)換為高速差分信號后通過光電一體模塊進(jìn)行發(fā)送。接收板運(yùn)用LVDS技術(shù)將接收到的混合信號進(jìn)行低速分接，并通過CPLD器件二次分接，恢復(fù)視頻、音頻和數(shù)據(jù)信號，再進(jìn)行數(shù)模、電平轉(zhuǎn)換后，發(fā)送到相應(yīng)的端口。發(fā)送板和接收板結(jié)構(gòu)設(shè)計框圖及所用芯片分別如圖1和圖2所示。

圖1 發(fā)送板結(jié)構(gòu)框圖

CPLD是整個系統(tǒng)的核心，選擇Altera公司MAXⅡ器 件系列的EPM570T100C5芯片，該器件系列是一種非易失性、即用性可編程邏輯系列，是所有CPLD系列產(chǎn)品中成 本最低、功耗最小和密度最高的器件。

圖2 接收板結(jié)構(gòu)框圖

2 硬件設(shè)計

綜合傳輸系統(tǒng)的硬件設(shè)計主要包括CPLD核心器件、視頻音頻數(shù)據(jù)信號采集、處理和電平轉(zhuǎn)換模塊、LVDS串化/解串化模塊以及信號的電光、光電轉(zhuǎn)換模塊。

2.1 視頻模塊

發(fā)送端視頻模塊由攝像頭采集模擬視頻信號，然后通過SGM9123芯片完成放大、濾波、鉗位［2］等預(yù)處理，并進(jìn)行模數(shù)轉(zhuǎn)換，然后送入CPLD中完成數(shù)字信號的一次復(fù)接。光傳輸接收端視頻模塊實(shí)現(xiàn)的功能是將由CPLD輸出的數(shù)字信號送入TLC5602和SGM9123芯片進(jìn)行數(shù)模轉(zhuǎn)換、視頻放大和低通濾波，最后轉(zhuǎn)換成模擬信號送到監(jiān)控設(shè)備上。

發(fā)送端和接收端的視頻處理模塊［3］原理框圖分別如圖3和圖4所示。

視頻信號為模擬低頻信號，為得到CPLD所需的數(shù)字信號，必須經(jīng)過放大、濾波和模數(shù)轉(zhuǎn)換。模擬信號中包含交流和直流分量，經(jīng)過放大器時，由于其中耦合電容的影響，信號會失去直流部分。視頻信號失去直流部分，圖像的同步電平將不能固定在同一電平上，同步頭將隨圖像的變化而變化。所以為了使其不受圖像變化的影響，必須恢復(fù)直流分量，使同步頭鉗制在同一電平上。SGM9123是一個具有鉗位功能，內(nèi)置帶寬為8 MHz的低通濾波器和6 dB增益放大電路的三通道視頻緩沖器，因此發(fā)送端和接收端的視頻驅(qū)動電路都采用此芯片。模數(shù)和數(shù)模轉(zhuǎn)換芯片則采用TLC5510和TLC5602，它們是8 bit、低功耗的轉(zhuǎn)換器。圖5為2路視頻發(fā)送原理圖。

圖5 2路視頻發(fā)送原理圖

2.2 音頻和數(shù)據(jù)模塊

數(shù)據(jù)信號利用RS-232通信接口傳輸?shù)綌?shù)據(jù)模塊發(fā)送端，數(shù)據(jù)模塊發(fā)送端和接收端通過MAX232［4］芯片進(jìn)行轉(zhuǎn)換，將計算機(jī)串口信號電平和CPLD電平相互轉(zhuǎn)換，以達(dá)到計算機(jī)和CPLD可以通信的電平標(biāo)準(zhǔn)。圖6為1路數(shù)據(jù)發(fā)送原理圖。

發(fā)送端音頻模塊是將采集到的音頻信號傳輸至音頻編碼器，編碼后的數(shù)字信號接入CPLD;接收端則是對稱相反的過程。發(fā)送端和接收端的音頻處理芯片都采用AKM4550，它是一款低電壓，左、右聲道各16 bit的A/D和D/A便攜式數(shù)字音頻系統(tǒng)轉(zhuǎn)換器。

2.3 LVDS串化/解串設(shè)計

LVDS串化/解串芯片分別采用SN65LV1023和SN65LV1224，它們是10 bit串行器/解串器芯片組，并且SN65LV1023和SN65LV1224成對使用。經(jīng)CPLD芯片處理后的視頻信號和音頻及數(shù)據(jù)信號送入SN65LV1023開始串化過程，10 bit輸入信號中低8 bit用于傳輸采樣轉(zhuǎn)化后的視頻信號，1 bit用于傳音頻和數(shù)據(jù)混合信號，1 bit為控制位信號。輸出的DOUT+和DOUT-送入光纖傳輸模塊，解串過程則相反。圖7為串化過程原理框圖。

圖7 串化過程原理框圖

2.4 光電模塊

發(fā)送端，信號經(jīng)串化器二次復(fù)接后，所形成的高速數(shù)字差分信號通過光電轉(zhuǎn)化器轉(zhuǎn)換成光信號并通過光纖進(jìn)行傳輸。接收端則把光纖傳來的信號再轉(zhuǎn)化為電信號，然后送入解串器作進(jìn)一步處理。

本設(shè)計中采用的是1.25 Gbit/s與84 Mbit/s速率不對稱單模單纖光收發(fā)一體模塊，它可以通過單根光纖實(shí)現(xiàn)雙向工作，單電源+3.3 V/+5 V供電，發(fā)射器件可選用工作波長為1 310 nm或1 550 nm的FP、DFB激光器。

3 軟件設(shè)計

軟件設(shè)計利用Verilog HDL語言進(jìn)行編程［5］，使CPLD實(shí)現(xiàn)所需功能。主要包括:各信號模塊初始化、提供時鐘信號、處理采樣數(shù)據(jù)、完成串行數(shù)據(jù)與并行數(shù)據(jù)的轉(zhuǎn)換以及擾碼/解擾碼［6］等。圖8和圖9是發(fā)送端和接收端程序流程圖。

3.1 發(fā)送端并/串?dāng)?shù)據(jù)轉(zhuǎn)換

發(fā)送端的視頻信號轉(zhuǎn)換頻率為15 MHz，而CPLD采樣頻率60 MHz。通過對60 MHz進(jìn)行四分頻，得到4路15 MHz信號，因而可完成4路視頻信號串行輸入，并將4路視頻數(shù)據(jù)合并為1路數(shù)據(jù)流，共8 bit，與8 bit擾碼對應(yīng)位異或后接至串化器的8個輸入端口。同樣，1路音頻信號經(jīng)過編碼后和1路數(shù)據(jù)合并，與1 bit擾碼異或后接至串化器的另一個輸入端口。串化器最后一個控制口依次輸入00110011…，此信號用來識別視頻各路數(shù)據(jù)輸入，便于在接收端分離4路視頻信號。音頻數(shù)據(jù)時鐘為32 kHz，數(shù)據(jù)波特率為9 600 baud。發(fā)送端時序圖如圖10所示，其中，fold_out表示加擾碼前視頻和音頻數(shù)據(jù)混合信號輸出的數(shù)據(jù)流，p_serial_dtout表示加擾碼后輸出的數(shù)據(jù)流。

3.2 接收端串/并數(shù)據(jù)轉(zhuǎn)換

P_data_in是解串器一次分接后輸入CPLD的低速數(shù)字信號，其時鐘安排與發(fā)送端相同。根據(jù)時鐘信號的不同，可分出視頻、音頻和數(shù)據(jù)信號，并將其對應(yīng)送入相應(yīng)處理模塊。圖11為接收端時序圖，圖12為將時鐘周期縮小后音頻數(shù)據(jù)時序圖。

圖10 發(fā)送端時序圖(截圖)

3.3 擾碼/解擾碼設(shè)計

擾碼的作用是對輸入信號進(jìn)行隨機(jī)化處理，以減少數(shù)據(jù)的連“0”和連“1”數(shù)目，確保接收端的位同步提取。同時還可以擴(kuò)展基帶信號頻譜，起到加密效果。因此，需要對傳輸數(shù)據(jù)在發(fā)送端進(jìn)行加擾，在接收端進(jìn)行解擾。擾碼結(jié)構(gòu)框圖如圖13所示。

圖13 擾碼結(jié)構(gòu)框圖

擾碼信號通過循環(huán)移位寄存器產(chǎn)生，而擾碼器的結(jié)構(gòu)則由擾碼生成多項(xiàng)式?jīng)Q定。本設(shè)計中使用的擾碼生成多項(xiàng)式為x4+x1+1。圖14所示是由該生成多項(xiàng)式確定的擾碼器結(jié)構(gòu)框圖。

圖14 擾碼器結(jié)構(gòu)框圖

設(shè)計中假設(shè)初始值為1010，由上式可知，下一值為1101，一直到第9個值為1000。取各組值的末位為第1個9 bit擾碼信號，然后初始值會變成下一個時刻的值，經(jīng)過不間斷的循環(huán)，產(chǎn)生一系列9 bit數(shù)據(jù)擾碼。圖15為擾碼程序流程圖。

圖15 擾碼程序流程圖

4 結(jié)束語

本文所設(shè)計的綜合傳輸系統(tǒng)，以CPLD為核心，傳輸性能穩(wěn)定，便于調(diào)試和升級。SGM9123等多功能芯片的選擇、對稱原則的設(shè)計布線，簡化了硬件電路的設(shè)計，降低了成本。同時運(yùn)用LVDS技術(shù)，完成了圖像、聲音和計算機(jī)發(fā)出的操作指令的傳輸。經(jīng)過實(shí)驗(yàn)測試，圖像傳輸穩(wěn)定，聲音傳輸清晰，計算機(jī)操作指令傳輸無亂碼和丟字現(xiàn)象，指令正確。

［1］蔣東初，李玉山.LVDS在高速數(shù)字系統(tǒng)中的應(yīng)用研究［J］.現(xiàn)代電子技術(shù)，2009，32(7):147-150.

［2］姜鵬，何毅.應(yīng)用CPLD的數(shù)字光端機(jī)的設(shè)計與實(shí)現(xiàn)［J］.自動化儀表，2011，32(1):80-82.

［3］王德勝，康令洲.基于FPGA的實(shí)時圖像采集與預(yù)處理［J］.電視技術(shù)，2011，35(3):32-35.

［4］任安虎，張燕.一種實(shí)用光端機(jī)的設(shè)計與實(shí)現(xiàn)［J］.電子設(shè)計工程，2010，18(9):55-58.

［5］潘松，黃繼業(yè)，潘明.EDA技術(shù)實(shí)用教程—Verilog HDL版［M］.4版.北京:科學(xué)出版社，2010.

［6］張立鵬，朱清新，青華平.100G以太網(wǎng)自同步并行擾碼算法實(shí)現(xiàn)［J］.通信技術(shù)，2010，43(5):135-137.