新增高級(jí)功能，以節(jié)省面積、降低功耗和提高性能

加州圣荷塞2013年9月4日電/美通社/--全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ:CDNS)與中芯國際集成電路制造有限公司(“中芯國際”，紐約證券交易所：SMi，香港聯(lián)交所：981)，中國內(nèi)地規(guī)模最大、技術(shù)最先進(jìn)的集成電路晶圓代工企業(yè)今日共同宣布中芯國際已采用Cadence數(shù)字工具流程，應(yīng)用于其新款SMiC Reference Flow 5.1，一款為低功耗設(shè)計(jì)的完整的RTL-GDSII數(shù)字流程。Cadence流程結(jié)合了先進(jìn)功能，以幫助客戶為40納米芯片設(shè)計(jì)提高功率、性能和面積。流程中使用的Cadence 工 具 有 ：RTL Compiler、Encounter Digital Implementation System、Encounter Conformal Low Power;Cadence QRC Extraction;TempusTMTiming Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMPPredictor。

SMiC新款Reference Flow 5.1支持Cadence時(shí)鐘同步優(yōu)化技術(shù)(CCOpt)，這是 Cadence Encounter數(shù)字實(shí)現(xiàn)系統(tǒng)的關(guān)鍵特征。其認(rèn)證過程顯示：與傳統(tǒng)的時(shí)鐘樹綜合方案相比，CCOpt能夠在SMiC 40納米流程上降低14%的功耗、節(jié)省11%的面積、提高4%的性能。

其它優(yōu)勢包括對以下各項(xiàng)的支持：

●Cadence的層次化低功耗數(shù)字流程，結(jié)合了最新版本的流行功率格式CPF2.0。

●Cadence的物理驗(yàn)證系統(tǒng)(PVS)，包括中芯國際的首個(gè)使用Cadence PVS的在線40納米DRC/LVS驗(yàn)證規(guī)則文件，以及SMiC首個(gè)40納米的Dummy Fill規(guī)則文件。

●GigaOpt技術(shù)，進(jìn)行了RTL-to-GDSII的核心優(yōu)化。

“我們與Cadence緊密合作以確保我們雙方的客戶都能充滿信心地使用最新的Cadence數(shù)字工具，從而推進(jìn)中芯國際40納米制程芯片的制造?！敝行緡H設(shè)計(jì)服務(wù)中心資深副總裁湯天申表示，“該新參考流程為我們的客戶提供了先進(jìn)的工藝，提高了諸如功率、性能和面積等關(guān)鍵指標(biāo)?！?/p>

“中芯國際的Reference Flow 5.1為我們的客戶提供了一個(gè)如何在最大限度提升芯片質(zhì)量的同時(shí)，有效地從設(shè)計(jì)過渡到生產(chǎn)的清晰指南?！盋adence戰(zhàn)略總監(jiān)兼數(shù)字和簽收集團(tuán)高級(jí)副總裁徐季平博士表示：“由于芯片設(shè)計(jì)固有的復(fù)雜性仍在發(fā)展，Cadence將繼續(xù)與中芯國際加強(qiáng)合作，為客戶提供強(qiáng)大的自動(dòng)化工具，助其取得商業(yè)成功?！?/p>