王 菊，王和明

（空軍工程大學(xué)防空反導(dǎo)學(xué)院，陜西西安 710051）

基于LabVIEW和FPGA的數(shù)字電路板比對(duì)測(cè)試系統(tǒng)設(shè)計(jì)

王 菊，王和明

（空軍工程大學(xué)防空反導(dǎo)學(xué)院，陜西西安 710051）

設(shè)計(jì)了一種基于LabVIEW和FPGA的數(shù)字電路板比對(duì)測(cè)試系統(tǒng)，該系統(tǒng)利用FPGA產(chǎn)生激勵(lì)信號(hào)并對(duì)被測(cè)信號(hào)進(jìn)行高速采樣及緩存，同時(shí)借助于上位機(jī)的LabVIEW軟件完成對(duì)整個(gè)系統(tǒng)的控制和被測(cè)信號(hào)的比對(duì)分析。實(shí)際應(yīng)用表明，該系統(tǒng)具有運(yùn)行穩(wěn)定可靠、操作方便等特點(diǎn)，為數(shù)字電路的故障排除提供了依據(jù)。

數(shù)字電路板；比對(duì)測(cè)試；LabVIEW；FPGA

隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，數(shù)字電路板的輸入輸出信號(hào)路數(shù)越來(lái)越多、時(shí)序關(guān)系越來(lái)越復(fù)雜，因此對(duì)數(shù)字電路板的測(cè)試已成為了電子系統(tǒng)調(diào)試的難點(diǎn)和研究的熱點(diǎn)問(wèn)題［1-2］。由于現(xiàn)有的測(cè)試儀器無(wú)法滿足對(duì)多路信號(hào)的并行測(cè)試和快速處理，為了提高測(cè)試效率，增強(qiáng)檢測(cè)和維修的自動(dòng)化程度，筆者設(shè)計(jì)了一種基于LabVIEW和FPGA的通用數(shù)字電路板測(cè)試系統(tǒng)。該系統(tǒng)可以給出對(duì)組合邏輯電路和時(shí)序邏輯電路的功能測(cè)試結(jié)果，并對(duì)其進(jìn)行分析和初步診斷，能夠滿足一般數(shù)字電路板的快速測(cè)試要求。

1 測(cè)試系統(tǒng)的功能及組成

要實(shí)現(xiàn)對(duì)數(shù)字電路板的測(cè)試，首先將被測(cè)數(shù)字電路板通過(guò)相應(yīng)的接口連接到測(cè)試系統(tǒng)的硬件平臺(tái)上，通過(guò)上位機(jī)控制FPGA給被測(cè)數(shù)字電路板施加激勵(lì)信號(hào)，同時(shí)讀取需要被分析的信號(hào)，并將其與存儲(chǔ)于上位機(jī)對(duì)應(yīng)的標(biāo)準(zhǔn)信號(hào)進(jìn)行比較和分析，顯示測(cè)試結(jié)果及初步修改建議。數(shù)字電路板測(cè)試系統(tǒng)的總體結(jié)構(gòu)設(shè)計(jì)圖如圖1所示，主要包括Lab-VIEW模塊、FPGA模塊和控制電路三部分［3］。

LabVIEW模塊主要用來(lái)產(chǎn)生控制信號(hào)，接收被測(cè)數(shù)字電路板的信號(hào)，并進(jìn)行存儲(chǔ)和分析，以圖形化的界面給出測(cè)試和分析結(jié)果。FPGA模塊主要完成激勵(lì)信號(hào)的產(chǎn)生，對(duì)采集到的信號(hào)進(jìn)行緩存，保證上位機(jī)和控制電路之間的正常通信?？刂齐娐吠瓿蓪?duì)FPGA工作時(shí)鐘的控制，并根據(jù)控制信號(hào)決定信號(hào)的流向。根據(jù)研制產(chǎn)品的特點(diǎn)，該平臺(tái)能夠?qū)崿F(xiàn)對(duì)72針和96針接插件板的對(duì)接測(cè)試，同時(shí)還預(yù)留了相應(yīng)的擴(kuò)展電路，使其具有可擴(kuò)展性。

2 數(shù)字電路板測(cè)試系統(tǒng)的硬件實(shí)現(xiàn)

2.1 FPGA模塊

FPGA模塊采用的是CycloneII系列的EP2C35F672C6，用來(lái)實(shí)現(xiàn)時(shí)鐘發(fā)生器、激勵(lì)信號(hào)產(chǎn)生器、數(shù)據(jù)緩存和通信等功能。

2.1.1 時(shí)鐘發(fā)生器

時(shí)鐘發(fā)生器是將50MHz的有源晶振的輸出時(shí)鐘接入FPGA，然后由FPGA內(nèi)嵌的鎖相環(huán)將時(shí)鐘頻率倍頻到200MHz。將200MHz的時(shí)鐘頻率接到分頻電路的時(shí)鐘端，根據(jù)設(shè)定的分頻系數(shù)決定FPGA內(nèi)部的工作時(shí)鐘。

2.1.2 激勵(lì)信號(hào)生成模塊

在FPGA的內(nèi)部，預(yù)先使用VHDL語(yǔ)言編寫(xiě)好了針對(duì)被測(cè)數(shù)字電路板的自然二進(jìn)制碼、偽隨機(jī)數(shù)、隨機(jī)數(shù)和特定時(shí)序關(guān)系的激勵(lì)信號(hào)，根據(jù)上位機(jī)傳來(lái)的控制信號(hào)，通過(guò)多路選擇器選擇其中的一種激勵(lì)信號(hào)輸出到控制電路。一般情況下對(duì)于時(shí)序和功能未知的數(shù)字電路板采用前面三種激勵(lì)信號(hào)，反之則根據(jù)被測(cè)數(shù)字電路板的時(shí)序關(guān)系編寫(xiě)特定時(shí)序關(guān)系的激勵(lì)信號(hào)。

2.1.3 通信模塊

由于系統(tǒng)采用串行通信模式，因此FPGA中的通信模塊主要用于將需要被采集的信號(hào)根據(jù)上位機(jī)所設(shè)定的串行通信協(xié)議進(jìn)行打包，打包后的數(shù)據(jù)的稱(chēng)為一個(gè)數(shù)據(jù)幀［4］，其基本格式如圖2所示。

另外，串口通信還需要注意的問(wèn)題是轉(zhuǎn)換電平，數(shù)據(jù)采集端供電電平為＋5V，而FPGA能接受的電平是＋3.3V，因此系統(tǒng)采用MAX3232電平轉(zhuǎn)換器，以達(dá)到FPGA的要求［5］，如圖3所示。

2.1.4 數(shù)據(jù)緩存模塊

為了解決通信過(guò)程中信號(hào)采集速率和與上位機(jī)數(shù)據(jù)傳輸速率的不一致問(wèn)題，在每個(gè)信號(hào)采集端都添加了一個(gè)數(shù)據(jù)緩存單元FIFO，每個(gè)FIFO的大小是1×128words，其輸出端通過(guò)一個(gè)三態(tài)門(mén)實(shí)現(xiàn)數(shù)據(jù)的復(fù)用［3］，電路圖如圖4所示。

2.2 控制電路

控制電路主要由電源模塊、時(shí)鐘控制電路和I／O控制電路三部分組成。

測(cè)試系統(tǒng)硬件部分的輸入電源電壓為＋5V，通過(guò)LT1764A-EQ-3.3提供＋3.3V電壓，保證FPGA的正常工作。時(shí)鐘控制電路是通過(guò)控制8位撥碼開(kāi)關(guān)來(lái)產(chǎn)生對(duì)FPGA內(nèi)200MHz時(shí)鐘信號(hào)的分頻系數(shù)，從而控制FPGA的工作頻率，以適應(yīng)不同類(lèi)型的數(shù)字電路板。I／O控制電路的主要組成是繼電器驅(qū)動(dòng)電路ULN2803和5腳繼電器SDR-5VDC-SL-C，與FPGA的連接關(guān)系示意圖如圖5所示。

繼電器的常閉端接FPGA的信號(hào)采集輸入端，常開(kāi)端接FPGA的激勵(lì)信號(hào)輸出端，保證在上位機(jī)初始化沒(méi)有完成之前不把激勵(lì)信號(hào)輸出到被測(cè)數(shù)字電路板。上位機(jī)經(jīng)FPGA傳來(lái)的控制信號(hào)，由ULN2803來(lái)驅(qū)動(dòng)繼電器的通斷，當(dāng)控制指令為“1”時(shí)，繼電器的動(dòng)觸點(diǎn)與常閉端的靜觸點(diǎn)接通，反之則接通常開(kāi)端的靜觸點(diǎn)。這種方法控制簡(jiǎn)單，便于高速的處理信號(hào)。

3 數(shù)字電路板測(cè)試系統(tǒng)的軟件實(shí)現(xiàn)

LabVIEW是一種圖形化的編程語(yǔ)言和開(kāi)發(fā)環(huán)境，本文中采用NI公司的LabVIEW8.6來(lái)開(kāi)發(fā)該測(cè)試系統(tǒng)的應(yīng)用軟件，主要由控制模塊、數(shù)據(jù)接收模塊、數(shù)據(jù)存儲(chǔ)、數(shù)據(jù)分析模塊和結(jié)果顯示模塊五個(gè)功能模塊組成，可以劃分為數(shù)據(jù)通信，數(shù)據(jù)處理和數(shù)據(jù)顯示三部分。

3.1 數(shù)據(jù)通信

上位機(jī)中的控制模塊用于向FPGA發(fā)送打包后的激勵(lì)信號(hào)類(lèi)型、端口類(lèi)型和系統(tǒng)工作狀態(tài)等控制數(shù)據(jù)，F(xiàn)PGA根據(jù)串行通信協(xié)議解析得到控制指令，并執(zhí)行相應(yīng)的指令。數(shù)據(jù)接收模塊則用于通過(guò)串行總線接收數(shù)據(jù)，并解析出被測(cè)數(shù)字電路板的被采集信號(hào)送入到數(shù)據(jù)處理模塊。因此實(shí)現(xiàn)控制模塊和數(shù)據(jù)接收模塊的關(guān)鍵是保證與下位機(jī)的串行通信正常進(jìn)行。

筆者主要采用LabVIEW中的VISA來(lái)（Virtual Instrument Software Architecture）實(shí)現(xiàn)控制模塊和數(shù)據(jù)接收模塊與下位機(jī)FPGA之間的串行通信。VISA是一個(gè)I／O接口軟件及其規(guī)范的總稱(chēng)，其本身不具有編程能力，但是可以調(diào)用底層驅(qū)動(dòng)器。在LabVIEW8.6中文版中，串口VI包括VISA配置串口、VISA寫(xiě)入、VISA讀取、VISA關(guān)閉等，利用這些VI可以輕易地實(shí)現(xiàn)上位機(jī)與串口之間的通信［6-8］，串行通信的基本程序框圖如圖6所示。

根據(jù)被測(cè)數(shù)字電路板的實(shí)際情況，設(shè)置串口名稱(chēng)、波特率因子、數(shù)據(jù)位數(shù)、停止位、校驗(yàn)位和控制位等參數(shù)值完成串口通信的初始化，并通過(guò)讀寫(xiě)控制完成的數(shù)據(jù)的接收和發(fā)送。

3.2 數(shù)據(jù)處理

數(shù)據(jù)處理的寫(xiě)入和讀取基本框圖如圖7所示。

將數(shù)據(jù)接收模塊送來(lái)的二進(jìn)制數(shù)據(jù)，首先通過(guò)TDMS寫(xiě)入函數(shù)將其寫(xiě)入指定的.tdms文件中，并存儲(chǔ)于上位機(jī)中；在完成一個(gè)測(cè)試周期的寫(xiě)入后，用TDMS讀取函數(shù)分別讀取剛才存入的數(shù)據(jù)和預(yù)先存好的標(biāo)準(zhǔn)數(shù)據(jù)；最后將這兩路數(shù)據(jù)進(jìn)行比較，給出測(cè)試結(jié)果。其中所使用的.tdms文件是一種保存波形屬性和波形數(shù)據(jù)的二進(jìn)制文件，具有較高的浮點(diǎn)數(shù)精度，占用磁盤(pán)空間少等特點(diǎn)［9-10］。

3.3 數(shù)據(jù)顯示

數(shù)據(jù)顯示部分主要完成對(duì)波形和文本的顯示。波形顯示是將采集到的0、1序列通過(guò)創(chuàng)建數(shù)組控件打包為數(shù)組形式，經(jīng)二維數(shù)組轉(zhuǎn)置控件將邏輯0、1序列轉(zhuǎn)置，創(chuàng)建數(shù)字?jǐn)?shù)據(jù)控件得到數(shù)字?jǐn)?shù)據(jù)，用數(shù)字波形圖進(jìn)行顯示［11］；文本顯示只需要調(diào)用Lab-VIEW中的字符串顯示控件即可［12］。

4 數(shù)字電路板測(cè)試系統(tǒng)的驗(yàn)證

4.1 測(cè)試流程

數(shù)字電路板測(cè)試系統(tǒng)通過(guò)比較被測(cè)數(shù)字電路板的標(biāo)準(zhǔn)數(shù)據(jù)和實(shí)測(cè)數(shù)據(jù)是否存在差異來(lái)判定其是否正確，并給出測(cè)試結(jié)果和初步的修改建議，測(cè)試流程如圖8所示。首先將被測(cè)數(shù)字電路板插到硬件平臺(tái)上，接通所有電源，運(yùn)行數(shù)字電路板測(cè)試系統(tǒng)應(yīng)用軟件的主程序；通過(guò)控制模塊設(shè)定相應(yīng)的端口類(lèi)型，即確定是被測(cè)數(shù)字電路板的輸入端口還是輸出端口，然后設(shè)定給被測(cè)數(shù)字電路板所施加的激勵(lì)信號(hào)類(lèi)型（需要在FPGA中進(jìn)行預(yù)定義）；點(diǎn)擊運(yùn)行按鈕，激勵(lì)信號(hào)通過(guò)輸入端口被送入到被測(cè)數(shù)字電路板中進(jìn)行邏輯運(yùn)算；通過(guò)輸出端口將被采集的信號(hào)經(jīng)FPGA緩存后送入上位機(jī)，并進(jìn)行存儲(chǔ)；完成1個(gè)周期的存儲(chǔ)后，讀取實(shí)測(cè)數(shù)據(jù)和標(biāo)準(zhǔn)數(shù)據(jù)，同時(shí)進(jìn)行顯示；如果實(shí)測(cè)數(shù)據(jù)和標(biāo)準(zhǔn)數(shù)據(jù)完全一致，那么測(cè)試結(jié)束，否則，分析結(jié)果，并給出初步的修改建議。

4.2 實(shí)例驗(yàn)證

設(shè)計(jì)數(shù)字電路板測(cè)試系統(tǒng)的最初目的在于測(cè)試某引進(jìn)裝備中待國(guó)產(chǎn)化和維修的數(shù)字類(lèi)板件是否達(dá)到了預(yù)期的功能，實(shí)現(xiàn)對(duì)多路信號(hào)的高速采集、顯示、存儲(chǔ)和分析。為了更加清楚的查找電路板中可能存在的問(wèn)題，可以給被測(cè)數(shù)字電路板施加不同的激勵(lì)信號(hào)，而且對(duì)于十分龐大、復(fù)雜的數(shù)字電路板，也可以采用分塊檢測(cè)的方法。以國(guó)產(chǎn)化某引進(jìn)裝備中的數(shù)字類(lèi)板件為例，首先對(duì)測(cè)試系統(tǒng)所要施加激勵(lì)信號(hào)類(lèi)型、端口類(lèi)型等設(shè)進(jìn)行置，運(yùn)行測(cè)試系統(tǒng)的應(yīng)用軟件，采集到輸出端口W＿2的標(biāo)準(zhǔn)數(shù)據(jù)波形和實(shí)測(cè)數(shù)據(jù)波形如圖9所示。

點(diǎn)擊結(jié)果分析按鈕，根據(jù)標(biāo)準(zhǔn)數(shù)據(jù)（本實(shí)例中是指原電路的測(cè)試結(jié)果），通過(guò)數(shù)據(jù)處理模塊對(duì)實(shí)測(cè)數(shù)據(jù)進(jìn)行比較和分析。結(jié)果中“1”代表實(shí)測(cè)數(shù)據(jù)與標(biāo)準(zhǔn)數(shù)據(jù)不同，“0”代表相同，給出了如圖10所示的分析結(jié)果和初步修改建議。

采用相同的方法測(cè)試所有需要被測(cè)試的信號(hào)是否相同，完成對(duì)整個(gè)數(shù)字電路板的測(cè)試。

5 結(jié)束語(yǔ)

該數(shù)字電路板測(cè)試系統(tǒng)通過(guò)不同的設(shè)置或連接不同的數(shù)字電路板接口可以將其應(yīng)用于不同的測(cè)試場(chǎng)合，具有很強(qiáng)的擴(kuò)展性。而且利用FPGA和LabVIEW設(shè)計(jì)數(shù)字電路板測(cè)試系統(tǒng)，其創(chuàng)新點(diǎn)在于采用了前沿的模塊化結(jié)構(gòu)，使得數(shù)字電路板的測(cè)試變得更加方便、直觀和快捷。

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Comparison and Test System Design of Digital Circuit Board Based on LabVIEW and FPGA

WANG Ju，WANG Heming

（Air Defense and Anti-Missile Institute of Air Force Engineering University，Xi’an 710051，Shaanxi，China）

A comparison and test system of digital circuit board was designed based on the LabVIEW and FPGA.The system produced the excitation signals by use of FPGA，and the signals were measured by means of the high speed sampling and cache.At the same time，with the help of LabVIEW software in the upper monitor，the whole system control，comparison and analysis of the measured signals were performed.The actual study showed that this system is stable，reliable in running and easy to operate，it can provide the basis for the troubleshooting of the digital circuit.

digital circuit board；comparison and test；LabVIEW；FPGA

TJ306＋.3

A

1673-6524（2014）02-0045-05

2014-01-10；

2014-04-16

王菊（1991-），女，碩士研究生，主要從事微電子技術(shù)在武器系統(tǒng)中的應(yīng)用研究。E-mail：862588498＠qq.com