姚森寶 滕謀艷 陳 璐

（深圳創(chuàng)維半導(dǎo)體設(shè)計(jì)中心有限公司，廣東 深圳 518108）

1 反向設(shè)計(jì)流程

反向設(shè)計(jì)流程見圖1所示，主要就是把待分析芯片轉(zhuǎn)換成電路圖和版圖的過程。

1.1 芯片解剖拍照

我們所看到的照片圖形是氧化層刻蝕形成的軌跡。每個(gè)物理層看到的圖形就是芯片通過解剖、染色、去層后得到逆向設(shè)計(jì)所需的圖形信息，然后用光學(xué)顯微鏡攝取芯片圖形信息再進(jìn)行拼接對(duì)準(zhǔn)。國內(nèi)外有多家能夠提供完整解剖和電路提取的反向設(shè)計(jì)服務(wù)的公司。圖2所示就是某反向設(shè)計(jì)服務(wù)公司將芯片解剖拍照后的數(shù)據(jù)。

圖1

圖2

1.2 芯片網(wǎng)表提取

因?yàn)榉聪蛟O(shè)計(jì)是一種自底向上的設(shè)計(jì)方法，所以芯片網(wǎng)表數(shù)據(jù)的提取質(zhì)量顯得尤其重要，初始數(shù)據(jù)的正確率直接影響電路整理、分析、物理驗(yàn)證。為了得到高準(zhǔn)確率的網(wǎng)表，一般會(huì)安排兩組工程師分別獨(dú)立對(duì)網(wǎng)表數(shù)據(jù)進(jìn)行提取。在兩組工程師完成網(wǎng)表提取后分別進(jìn)行電學(xué)規(guī)則檢查以提高正確率，最后再進(jìn)行網(wǎng)表對(duì)比驗(yàn)證（SVS）。圖3為已經(jīng)提取完成的部分芯片網(wǎng)表。

1.3 芯片電路分析整理

將通過驗(yàn)證的網(wǎng)表通過EDIF、VERILOG、SPICE等格式導(dǎo)入EDA設(shè)計(jì)工具進(jìn)行電路圖的分析整理。圖3左邊為網(wǎng)表通過EDIF格式導(dǎo)入，我們得到的是一個(gè)平層的網(wǎng)表數(shù)據(jù)，電路整理是把平層的電路進(jìn)行層次化整理，形成一個(gè)電路的層次化結(jié)構(gòu)，以便理解設(shè)計(jì)者的思路與技巧。圖3右邊所示為經(jīng)過整理的電路圖。

圖3

圖4

1.4 芯片電路仿真

根據(jù)新的工藝調(diào)整電路器件參數(shù)，將已經(jīng)層次化的電路圖，通過仿真工具例如Hspice、Spectre、Hsim等EDA工具對(duì)電路模塊功能進(jìn)行仿真驗(yàn)證。

1.5 芯片版圖繪制

根據(jù)新的工藝文件繪制通過功能仿真驗(yàn)證的電路版圖，使用Dracula、Assura、Calibre（圖 5）等軟件進(jìn)行 DRC、LVS、ERC 驗(yàn)證。

圖5

1.6 系統(tǒng)后仿真

完成版圖總體布局布線后，用EDA工具進(jìn)行寄生參數(shù)提取把提取的網(wǎng)表進(jìn)行仿真驗(yàn)證，并將結(jié)果與前仿真結(jié)果做對(duì)比。對(duì)影響電路性能的寄生參數(shù)進(jìn)行電路或者版圖的調(diào)整。最后優(yōu)化版圖及數(shù)據(jù)TAPEOUT。

2 總結(jié)

本文淺析了集成電路反向設(shè)計(jì)流程，從實(shí)例中列舉說明反向設(shè)計(jì)流程，介紹每一個(gè)步驟主要的實(shí)現(xiàn)方法。不少人認(rèn)為集成電路反向設(shè)計(jì)已經(jīng)嚴(yán)重影響微電子產(chǎn)業(yè)的發(fā)展，其實(shí)不然，不同工藝的設(shè)計(jì)規(guī)則要使其兼容需要花大量的時(shí)間修改。反向并不只意味著抄襲，在原有的電路結(jié)構(gòu)上理解分析以及優(yōu)化后最終實(shí)現(xiàn)相同的或更優(yōu)的功能電路。

［1］于鵬，杜嬌，游濤，謝學(xué)軍.集成電路反向工程知識(shí)產(chǎn)權(quán)問題探析[J].中國集成電路，2010（11）.