汪雨雯，葉 凡，任俊彥

(復(fù)旦大學(xué)專用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海201203)

模數(shù)轉(zhuǎn)換器(Analog-Digital Converter，ADC)是混合信號(hào)系統(tǒng)中必不可少的關(guān)鍵模塊，其性能好壞直接影響到整個(gè)系統(tǒng)，時(shí)間交織ADC作為高速高精度ADC的一種實(shí)現(xiàn)方案被廣泛應(yīng)用，該方案使用多路ADC并行對(duì)輸入信號(hào)進(jìn)行轉(zhuǎn)換，子ADC的采樣時(shí)間均勻錯(cuò)開，系統(tǒng)在整體上等效為一個(gè)高速的模數(shù)轉(zhuǎn)換器.應(yīng)用時(shí)系統(tǒng)需要給子ADC提供多路均勻相位的時(shí)鐘控制信號(hào)，這些時(shí)鐘控制信號(hào)通常由鎖相環(huán)(Phase-Locked Loop，PLL)和延遲鎖定環(huán)(Delay-Locked Loop，DLL)提供，其中DLL常用于糾正片外時(shí)鐘偏移，PLL常用于片內(nèi)分布時(shí)鐘的同步［1-2］.

由于PLL系統(tǒng)的特性，環(huán)路參數(shù)對(duì)工藝、溫度十分敏感，因此穩(wěn)定性較低，此外PLL結(jié)構(gòu)中必需的壓控振蕩器會(huì)引入額外的抖動(dòng)并在環(huán)路中累加，對(duì)PLL的輸出相位噪聲造成影響.而在DLL結(jié)構(gòu)的時(shí)鐘發(fā)生器中，壓控延時(shí)鏈取代了壓控振蕩器，與PLL相比，DLL沒有壓控振蕩器引入的附加噪聲，因而有更好的噪聲性能，同時(shí)結(jié)構(gòu)的改變也使得DLL的環(huán)路更容易穩(wěn)定.但是，傳統(tǒng)DLL中非理想鑒頻鑒相器(Phase Frequency Detector，PFD)和電荷泵(Charge Pump，CP)帶來的靜態(tài)相位誤差，會(huì)在DLL結(jié)構(gòu)的時(shí)鐘發(fā)生器中產(chǎn)生固定抖動(dòng).常見的解決方案是在電荷泵中引入校準(zhǔn)電路［3］，或是帶誤差檢測(cè)的反饋回路［4］，但這些做法并不能有效地消除靜態(tài)相位誤差，實(shí)現(xiàn)代價(jià)也很高.本文針對(duì)這一問題提出了一種切換型鑒頻鑒相器，通過定時(shí)切換鑒頻鑒相器中的信號(hào)通路，大幅減小了DLL結(jié)構(gòu)中的靜態(tài)相位誤差，優(yōu)化了環(huán)路的抖動(dòng)性能.

1 時(shí)間交織ADC中的時(shí)鐘

在時(shí)間交織模數(shù)轉(zhuǎn)換器中，用多路子ADC并行對(duì)輸入信號(hào)進(jìn)行轉(zhuǎn)換，對(duì)于包含M路的時(shí)間交織ADC，需要提供M個(gè)依次相差2π/M相位的子時(shí)鐘(圖1).實(shí)現(xiàn)高精度轉(zhuǎn)換的關(guān)鍵在于保證通道間采樣時(shí)鐘信號(hào)相位的均勻性，采樣時(shí)間信號(hào)與理想時(shí)鐘信號(hào)之間的誤差越小，ADC的有效位數(shù)(Effective Number of Bits，ENOB)越高.通常用孔徑抖動(dòng)(Aperture Jitter)來描述這項(xiàng)性能，文獻(xiàn)［5］中給出了時(shí)鐘抖動(dòng)與時(shí)間交織ADC有效位數(shù)之間的關(guān)系:

其中tj，rms為ADC通道時(shí)鐘間的均方根抖動(dòng)，fs為時(shí)間交織ADC的采樣頻率，N為ADC有效位數(shù).本設(shè)計(jì)應(yīng)用于6-bit 600-MS/s12通道時(shí)間交織ADC，為保證至少6比特的有效位數(shù)，根據(jù)式(1)可得ADC所需時(shí)鐘均方根抖動(dòng)的上限為 tj，rms=8.29 ps.

圖1 時(shí)間交織ADCFig.1 Time-interleaved ADC

2 系統(tǒng)結(jié)構(gòu)

本文設(shè)計(jì)的基于延遲鎖定環(huán)的時(shí)鐘發(fā)生器整體結(jié)構(gòu)如圖2所示，系統(tǒng)主要包括壓控延時(shí)鏈(Voltage-Controlled Delay Line，VCDL)，PFD，CP，環(huán)路濾波器和倍頻輸出模塊5個(gè)部分，其中前四個(gè)部分構(gòu)成基本的DLL，環(huán)路的輸入?yún)⒖紩r(shí)鐘與經(jīng)過VCDL延時(shí)的時(shí)鐘信號(hào)經(jīng)過PFD比較后，兩信號(hào)之間的相位誤差轉(zhuǎn)化為數(shù)字電壓，經(jīng)過電荷泵驅(qū)動(dòng)后轉(zhuǎn)換為模擬電流信號(hào).這一電流信號(hào)在環(huán)路濾波器的電容上積累形成電壓信號(hào)，而環(huán)路濾波器抑制了電流信號(hào)中的高頻分量，僅把直流分量作為控制電壓送到VCDL，調(diào)整VCDL的延時(shí)以減小VCDL輸出信號(hào)與輸入?yún)⒖紩r(shí)鐘之間的相位誤差.環(huán)路鎖定時(shí)，DLL部分產(chǎn)生一組12個(gè)與參考時(shí)鐘頻率相同，相位依次相差π/6的時(shí)鐘信號(hào)φdll，φdll通過倍頻輸出模塊后得到一組連續(xù)均勻相位的時(shí)鐘φ1，φ2，…，φ12作為時(shí)間交織ADC的時(shí)鐘控制信號(hào)，以及一個(gè)高頻時(shí)鐘φout用于測(cè)量抖動(dòng)性能.

圖2 基于延遲鎖定環(huán)的時(shí)鐘發(fā)生器結(jié)構(gòu)框圖Fig.2 Architecture of DLL-based clock generator

DLL系統(tǒng)中，輸出信號(hào)是對(duì)輸入?yún)⒖紩r(shí)鐘的延遲，因此輸入?yún)⒖紩r(shí)鐘的每一個(gè)有效沿都會(huì)將相位誤差清零，各模塊產(chǎn)生的相位誤差不會(huì)積累到下一個(gè)周期，具有較好的抖動(dòng)性能，但DLL鎖定時(shí)的靜態(tài)相位誤差會(huì)對(duì)輸出產(chǎn)生一定影響.圖3給出了非理想情況下，靜態(tài)相位誤差對(duì)DLL結(jié)構(gòu)時(shí)鐘發(fā)生器的影響:由于存在靜態(tài)相位誤差，反饋環(huán)路不得不將時(shí)鐘沿推遲(或提前)一段時(shí)間以滿足相位平衡條件.由于這種周期性的時(shí)鐘沿推遲(或提前)，DLL的輸出波形就會(huì)產(chǎn)生周期性的異常寬度脈沖，輸出相位也會(huì)出現(xiàn)周期性波動(dòng)，有時(shí)還會(huì)導(dǎo)致輸出時(shí)鐘缺少或多出沿.

根據(jù)圖3中的波形，可以估算基于DLL的時(shí)鐘發(fā)生器中靜態(tài)相位誤差部分對(duì)輸出時(shí)鐘抖動(dòng)的貢獻(xiàn):

圖3 靜態(tài)相位誤差在DLL中的影響Fig.3 Static phase offset in DLL

其中M為時(shí)鐘發(fā)生器提供的子時(shí)鐘的數(shù)量，Δt為DLL結(jié)構(gòu)中的靜態(tài)相位誤差.從式(2)可以看出，靜態(tài)相位誤差會(huì)給輸出時(shí)鐘帶來直接影響，抑制靜態(tài)相位誤差能有效提高時(shí)鐘發(fā)生器的抖動(dòng)性能.本文中M=12，tj，rms，Δt=0.204Δt，靜態(tài)相位誤差對(duì)輸出時(shí)鐘抖動(dòng)的影響系數(shù)為 0.204.

3 電路設(shè)計(jì)

3.1 電荷泵

為了減小靜態(tài)相位誤差，本設(shè)計(jì)使用了帶誤差放大器負(fù)反饋的低電流失配CP(圖4).誤差放大器的正負(fù)兩端分別連在CP輸出端和內(nèi)部的A結(jié)點(diǎn)，當(dāng)CP輸出端電壓Vout變化時(shí)，由于運(yùn)放的鉗位作用，A點(diǎn)的電壓將會(huì)隨輸出端電壓變動(dòng)，使得VA=Vout，Idn=Ibias=IA和Iup=IA兩組電流鏡得以精確復(fù)制參考電流，避免了輸出端電壓變化導(dǎo)致的充放電電流失配問題.但引入負(fù)反饋放大器相當(dāng)于在環(huán)路中增加了一個(gè)極點(diǎn)，需要考慮環(huán)路穩(wěn)定性問題.為了保證環(huán)路的穩(wěn)定性，在運(yùn)放的輸出端加入電容進(jìn)行相位補(bǔ)償，以免產(chǎn)生振蕩.仿真結(jié)果表明，該結(jié)構(gòu)的CP在輸出電壓0～0.9 V的范圍內(nèi)，充放電電流失配均小于2.5%.

3.2 鑒頻鑒相器

上文提到的靜態(tài)相位誤差主要來源于環(huán)路中的非理想PFD/CP結(jié)構(gòu)，模擬CP充放電流失配和PFD的死區(qū)效應(yīng)是電路中主要的非理想因素.PFD通常由D觸發(fā)器構(gòu)成，在觸發(fā)器建立反饋通路時(shí)，PFD的兩個(gè)輸出同時(shí)有效，驅(qū)動(dòng)后級(jí)的CP同時(shí)進(jìn)行充電和放電，這會(huì)在VCDL的控制電壓VVCDL上產(chǎn)生紋波，從而影響到VCDL的輸出和最終的輸出時(shí)鐘.在輸入相位誤差很小的情況下，CP每個(gè)周期都會(huì)有一段時(shí)間同時(shí)進(jìn)行充放電，VVCDL上產(chǎn)生周期性紋波，環(huán)路無法有效地控制輸出相位，這就是PFD的死區(qū)效應(yīng).

圖5給出了理想PFD/CP和非理想PFD/CP的相位-電流傳遞函數(shù).理想情況下，PFD/CP結(jié)構(gòu)傳輸曲線的斜率在－2π～2π區(qū)間內(nèi)為常數(shù)，曲線關(guān)于原點(diǎn)中心對(duì)稱.而在非理想PFD/CP的情況下，傳輸曲線在原點(diǎn)附近有一段寬度為ΦDZ，斜率為零的死區(qū).在輸出電流為零、系統(tǒng)穩(wěn)定時(shí)，理想PFD的兩個(gè)輸入之間相位差為零，非理想PFD的兩個(gè)輸入之間相位差是一個(gè)常數(shù)ΔΦPFD，在時(shí)間域上對(duì)應(yīng)Δt(如圖3所示).

圖4 低電流失配電荷泵Fig.4 Charge pump with minimum current mismatch

圖5 PFD/CP的相位-電流傳遞函數(shù)Fig.5 Characteristic of PFD/CP

由于環(huán)路中存在非零靜態(tài)相位誤差，傳統(tǒng)DLL的輸出相位鎖定在小幅超前(或滯后)于精確值的位置，輸出時(shí)鐘相位包含周期性紋波.為了減小上述非理想因素的影響，本文提出了一種切換型鑒頻鑒相器(Transecting PFD，TPFD)，在原有PFD的輸入和輸出通路上分別加入一對(duì)多路選擇器，并引入一個(gè)定時(shí)切換時(shí)鐘φt控制信號(hào)通路的選通(圖6).

φt為高電平時(shí)，輸入信號(hào)與輸出信號(hào)順序連接，圖6中各信號(hào)間連接關(guān)系為φout－φup，φref－φdn，upiup，dni－dn.φt為低電平時(shí)，分別交換兩個(gè)信號(hào)通路的連接，信號(hào)間連接關(guān)系為 φout－ φdn，φref－ φup，upidn，dni－up.通過每隔一段時(shí)間交換一次信號(hào)通路，在φt為高電平時(shí)TPFD的輸入相位差ΔΦ=φout－φref，在φt為低電平時(shí)ΔΦ=φref－φout，因此環(huán)路在切換時(shí)鐘φt電平不同的情況下有不同的可鎖定范圍，如圖7所示.

圖6 切換型鑒頻鑒相器Fig.6 Circuit of transecting PFD

圖7 環(huán)路使用不同PFD時(shí)的鎖定過程Fig.7 Locking process of DLL with different PFDs

圖7中的點(diǎn)線表示了理想PFD的情況下環(huán)路相位差的變化情況，如果切換時(shí)鐘φt保持高電平或低電平不變，環(huán)路相位差變化情況如實(shí)線所示，陰影部分表示鎖定范圍，可以看出這種情況下鎖定中心偏離理想位置較遠(yuǎn)，鎖定范圍較大.實(shí)際工作時(shí)，切換時(shí)鐘φt定時(shí)交換PFD信號(hào)通路，因此鎖定范圍是兩塊陰影的交疊部分，鎖定中心落在理想位置，鎖定范圍也很小.本設(shè)計(jì)中，PFD為上升沿有效，為了保證TPFD進(jìn)行正確的相位比較，切換時(shí)鐘φt的升降沿應(yīng)當(dāng)避開參考時(shí)鐘的有效沿，與參考時(shí)鐘的下降沿對(duì)齊.為了避免環(huán)路相位差鎖定在兩個(gè)鎖定范圍中的某一范圍內(nèi)，而不是二者的交疊部分，φt應(yīng)當(dāng)在保證相位比較結(jié)果正確的前提下盡可能地提高切換頻率，因此切換時(shí)鐘φt的頻率取輸入?yún)⒖紩r(shí)鐘頻率的一半，信號(hào)通路以fref/2的頻率進(jìn)行切換.

使用TPFD的環(huán)路，其鎖定范圍為φt保持高電平或低電平兩種情況下鎖定范圍的交集，可表示為:

由此可見，TPFD通過定時(shí)交換信號(hào)通路，將環(huán)路鎖定范圍從ΦDZ減小到ΦDZ－2ΔΦPFD，有效減少了PFD、CP模塊帶來的時(shí)鐘抖動(dòng).

3.3 壓控延時(shí)鏈

本設(shè)計(jì)中的VCDL采用了12級(jí)交叉耦合負(fù)載并聯(lián)壓控管的差分結(jié)構(gòu)延時(shí)單元(圖8).壓控管M1、M4與負(fù)載管M2、M3并聯(lián)，控制電壓通過壓控管柵極調(diào)整負(fù)載阻抗大小，改變VCDL的延時(shí).由于交叉耦合的負(fù)載管帶來的正反饋效應(yīng)，延時(shí)單元有較好的信號(hào)再生性.在電源電壓不變的情況下，使用交叉耦合負(fù)載的延時(shí)單元能獲得較大的輸出擺幅和更陡的信號(hào)邊沿，這樣的信號(hào)有助于減小輸出時(shí)鐘的抖動(dòng).另外，差分結(jié)構(gòu)電路對(duì)共模噪聲有良好的抑制作用，減小了電源和襯底耦合噪聲對(duì)VCDL模塊的影響.

3.4 倍頻輸出模塊

對(duì)基于DLL的時(shí)鐘發(fā)生器來說，延遲鎖定環(huán)輸出的信號(hào)與輸入?yún)⒖紩r(shí)鐘頻率相同，僅相位不同，因此產(chǎn)生高頻信號(hào)時(shí)會(huì)用到額外的邊沿組合電路(Edge Combiner，EC).常見的邊沿組合電路有門電路型［6］和模擬電路型［7］兩種，其中門電路型邊沿組合電路功耗較低，但無法避免不同信號(hào)路徑間的延時(shí)失配，在這一點(diǎn)上模擬電路型邊沿組合電路可以做到較好的匹配.

圖8 壓控延時(shí)鏈中的延時(shí)單元Fig.8 Circuit of delay cell in VCDL

圖9 邊沿組合電路Fig.9 Circuit of edge combiner

圖9給出了本設(shè)計(jì)中使用的邊沿組合電路.延遲鎖定環(huán)的輸出φdll通過輸出緩沖器后得到一系列時(shí)鐘脈沖φ1，φ2，…，φ12，用于驅(qū)動(dòng)邊沿組合電路.電路工作時(shí)，同一時(shí)間有且僅有一個(gè)NMOS管導(dǎo)通，交叉耦合的負(fù)載管M13、M14根據(jù)輸入管的導(dǎo)通情況，對(duì)輸出節(jié)點(diǎn)進(jìn)行充放電，由此得到一對(duì)經(jīng)過倍頻的差分信號(hào)φout和 φoutb.

4 版圖設(shè)計(jì)和仿真結(jié)果

本論文采用65 nm CMOS工藝設(shè)計(jì)了一個(gè)基于DLL結(jié)構(gòu)的時(shí)鐘發(fā)生器，實(shí)現(xiàn)了12相位時(shí)鐘輸出，能為時(shí)間交織ADC提供所需的多相位時(shí)鐘信號(hào).為了測(cè)量多相時(shí)鐘間的孔徑抖動(dòng)，將12個(gè)多相時(shí)鐘合并為一個(gè)6倍頻時(shí)鐘輸出進(jìn)行測(cè)量.核心電路的版圖面積為90μm×110μm(如圖10)，不同工藝角下在40～110 MHz的頻率范圍內(nèi)可鎖定，鎖定時(shí)間小于1.2μs.圖11給出了輸入?yún)⒖紩r(shí)鐘50 MHz情況下的后仿結(jié)果，復(fù)位信號(hào)Vrst無效后1μs，環(huán)路濾波器的輸出，即VCDL的控制電壓VVCDL達(dá)到穩(wěn)定，環(huán)路完成鎖定.

圖10 延遲鎖定環(huán)版圖Fig.10 Layout of DLL

圖11 鎖定過程中環(huán)路濾波器的輸出電壓Fig.11 Locking process of VCDL control voltage

圖12給出了使用TPFD的DLL以及傳統(tǒng)DLL的版圖仿真結(jié)果比較.50 MHz輸入下，使用TPFD的DLL 輸出靜態(tài)相位誤差 Δt為 34.1 ps，峰峰值抖動(dòng) tj，pk-pk為 49 ps，均方根抖動(dòng) tj，rms為 8.1 ps 可滿足模數(shù)轉(zhuǎn)換器對(duì)時(shí)鐘的要求.使用傳統(tǒng)PFD的DLL輸出靜態(tài)相位誤差為133 ps，峰峰值抖動(dòng)為92 ps，均方根抖動(dòng)為27.4 ps.從仿真結(jié)果來看，新結(jié)構(gòu)的PFD使靜態(tài)相位誤差Δt減小了98.9 ps，峰峰值抖動(dòng)減小了43 ps，均方根抖動(dòng)tj，rms減小了19.3 ps，本文設(shè)計(jì)的DLL獲得了較好的抖動(dòng)性能.計(jì)算靜態(tài)相位誤差對(duì)均方根抖動(dòng)的影響系數(shù)，Δtj，rms/Δt=0.195≈0.204，與理論值相符.為了比較不同工作頻率的DLL靜態(tài)相位誤差性能，引入了歸一化靜態(tài)相位誤差Δtnorm的概念:

圖12 本設(shè)計(jì)和傳統(tǒng)DLL的后仿結(jié)果比較Fig.12 Post-layout simulation of proposed DLL and traditional DLL

其中fout為DLL時(shí)鐘發(fā)生器的輸出頻率.本設(shè)計(jì)中fout=300 MHz，Δtnorm=1.02%.表1比較了文獻(xiàn)中的DLL與本設(shè)計(jì)的性能參數(shù)，本設(shè)計(jì)在面積、功耗、輸出時(shí)鐘抖動(dòng)及靜態(tài)相位誤差幾方面具有一定優(yōu)勢(shì).

表1 本設(shè)計(jì)與參考文獻(xiàn)中的DLL性能比較Tab.1 Comparison with state-of-the-art works

［1］Kurd N，Douglas J，Mosalikanti P，et al.Next generation Intel core micro-architecture(Nehalem)clocking［J］.IEEE Journal of Solid-State Circuits，2009，44(4):1121-1129.

［2］Allen A，Desai J，Verdico F，et al.Dynamic frequency-switching clock system on a quad-core Itanium processor［C］∥IEEE International Solid-State Circuits Conference Digest of Technical Papers.San Francisco，CA，USA:IEEE Press，2009:62-63.

［3］Huh H，Koo Y，Lee K Y，et al.A CMOS dual-band fractional-N synthesizer with reference doubler and compensated charge pump［C］∥IEEE International Solid-State Circuits Conference Digest of Technical Papers.San Francisco，CA，USA:IEEE Press，2004:100-101.

［4］Maulik P C，Mercer D A.A DLL-based programmable clock multiplier in 0.18-μm CMOS with 70 dBc reference spur［J］.IEEE Journal of Solid-State Circuits，2007，42(8):1642-1648.

［5］Parkey C R，Mikhael W B，Chester D B，et al.Modeling of jitter and its effects on time interleaved ADC conversion［C］∥IEEE AUTOTESTCON.Baltimore，MD:IEEE Press，2011:367-372.

［6］Kim JH，Kwak Y H，Kim M，et al.A 120-MHz 1.8-GHz CMOS DLL-based clock generator for dynamic frequency scaling［J］.IEEE Journal of Solid-State Circuits，2006，41(9):2077-2082.

［7］Ok S，Chung K，Koo J，et al.An antiharmonic，programmable，DLL-based frequency multiplier for dynamic frequency scaling［J］.IEEE Transactions on Very Large Scale Integration(VLSI)Systems，2010，18(7):1130-1134.

［8］Park JH，Jung D H，Ryu K，et al.ADDLL for clock-deskew buffer in high-performance SoCs［J］.IEEE Transactions on Very Large Scale Integration(VLSI)Systems，2013，21(7):1368-1373.

［9］Kuo K C，Hsu Y H.A low power multi-band selector DLL with wide-locking range［C］∥IEEE International Conference on Integrated Circuit Design and Technology and Tutorial.Minatec Grenoble，F(xiàn)rance:IEEE Press，2008:25-28.

［10］Chang M H，Chuang L P，Chang I M，et al.A 300-mV 36μW multiphase dual digital clock output generator with self-calibration［C］∥IEEE International SOCConference.Newport Beach，CA，USA:IEEE Press，2008:97-100.

［11］Hsiao K J，Lee T C.The design and analysis of a fully integrated multiplying DLL with adaptive current tuning［J］.IEEE Journal of Solid-State Circuits，2008，43(6):1427-1435.