張建國(guó)，關(guān)則昂，徐 淵，劉勁松

（1．深圳市振華微電子有限公司，廣東 深圳518060；2．深圳大學(xué)信息工程學(xué)院，廣東 深圳518060）

1 概述

H．264是由視頻編碼專(zhuān)家組（Video Coding Experts Group，VCEG）聯(lián)合動(dòng)態(tài)圖像專(zhuān)家組（Moving Pictures Experts Group，MPEG）提出的一種具有高壓縮效率的視頻編碼標(biāo)準(zhǔn)［1］。目前國(guó)內(nèi)外對(duì)相關(guān)編碼器設(shè)計(jì)大多基于專(zhuān)用集成電路（Application Specific Integrated Circuit，ASIC）芯片結(jié)構(gòu)或數(shù)字信號(hào)處理（Digital Signal Processing，DSP）＋現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array，F(xiàn)PGA）編碼器解決方案?；贔PGA芯片實(shí)現(xiàn)該系統(tǒng)既具有ASIC強(qiáng)大的運(yùn)算能力優(yōu)勢(shì)，同時(shí)又有類(lèi)似DSP的靈活性，已成為新一代的H．264編碼器實(shí)現(xiàn)方案。而且，多數(shù)相關(guān)課題只基于FPGA實(shí)現(xiàn)H．264編碼器內(nèi)部分功能設(shè)計(jì)及優(yōu)化，如新型運(yùn)動(dòng)估計(jì)結(jié)構(gòu)［2－3］等研究。

本文在Xilinx的FPGA芯片上實(shí)現(xiàn)基于基本畫(huà)質(zhì)層次的整個(gè)編碼系統(tǒng)，并針對(duì)高分辨率視頻處理采用并行處理、高度吞吐量?jī)?yōu)化設(shè)計(jì)，對(duì)1080P，720P等高清視頻進(jìn)行實(shí)時(shí)編碼處理。

2 H．264／AVC預(yù)測(cè)編碼原理

編碼器預(yù)測(cè)編碼由幀內(nèi)（I幀）與幀間預(yù)測(cè)（P幀）組成，本文對(duì)于I幀編碼部分實(shí)現(xiàn)3種預(yù)測(cè)模式：水平，垂直以及均值預(yù)測(cè)，幀間編碼實(shí)現(xiàn)P幀預(yù)測(cè)。

2．1 幀內(nèi)預(yù)測(cè)

幀內(nèi)預(yù)測(cè)中對(duì)于亮度域提供2種編碼模式：基于4×4［4］和16×16塊編碼。前者共有9種預(yù)測(cè)模式，如圖1所示，一般適用對(duì)存在大量細(xì)節(jié)的圖像編碼，而后者僅4種預(yù)測(cè)模式，適用于圖像中較平坦區(qū)域的編碼［5］。

圖1 亮度域的9種預(yù)測(cè)模式

如圖1所示，4×4塊周邊相鄰像素（A～L）是已編碼與重構(gòu)后像素，作為當(dāng)前4×4塊的預(yù)測(cè)參考像素。系統(tǒng)分別對(duì)9種預(yù)測(cè)模式進(jìn)行預(yù)測(cè)，找出誤差最小的一種預(yù)測(cè)模式。由于人眼視覺(jué)系統(tǒng)對(duì)色度變化的敏感性較低，只對(duì)色度定義了4種預(yù)測(cè)模式，且與16×16亮度塊相似，只是對(duì)應(yīng)的模式編碼不同。

2．2 幀間預(yù)測(cè)

將當(dāng)前編碼圖像視為當(dāng)前幀，其前一幀視為參考幀，以宏塊（16×16）為單位在參考幀中搜索出與當(dāng)前編碼宏塊最相似的參考?jí)K，該過(guò)程被稱(chēng)為運(yùn)動(dòng)估計(jì)。而在目前提出的各種搜索算法中，全搜索方式下得到的效果更加準(zhǔn)確，硬件結(jié)構(gòu)也較易實(shí)現(xiàn)［6－7］。

2．2．1 運(yùn)動(dòng)估計(jì)

全搜索方式中的可變塊大小運(yùn)動(dòng)估計(jì)（Variable Block Size Motion Estimation，VBSME）是 H．264標(biāo)準(zhǔn)的一種新型編碼技術(shù)［8－9］。相比固定的塊大小，VBSME更加適合小型和不規(guī)則運(yùn)動(dòng)區(qū)域搜索，能夠更好地估算和適應(yīng)運(yùn)動(dòng)邊界。VBSME中每個(gè)宏塊可以被分為P＿16×16，P＿16×8，P＿8×16，P＿8×8 4種一級(jí)宏塊類(lèi)型，而P＿8×8又可進(jìn)一步分為P＿8×8，P＿8×4，P＿4×8，P＿4×4 4種二級(jí)宏塊類(lèi)型共41個(gè)子塊。運(yùn)動(dòng)估計(jì)就是基于可變塊方式，在搜索窗內(nèi)依次提取相應(yīng)的參考?jí)K與編碼塊進(jìn)行匹配，兩者之間相對(duì)差值（Sum of Absolute Difference，SAD）［10］最小的為預(yù)測(cè)塊，搜索完成后得到41個(gè)子塊的最小相對(duì)差值（Minimum－SAD，MSAD）以 及 對(duì) 應(yīng) 的 運(yùn) 動(dòng) 矢 量（Motion Vector，MV）（Vx，Vy），算法流程如圖2所示。

圖2 運(yùn)動(dòng)估計(jì)算法流程

2．2．2 預(yù)測(cè)模式選擇

宏塊預(yù)測(cè)模式選擇是以宏塊為單位，分別對(duì)不同宏塊分割模式下的編碼代價(jià)量（COST）作評(píng)估，選擇COST最小的一種分割模式。經(jīng)運(yùn)動(dòng)估計(jì)處理分別得到了41個(gè)子塊的MSAD和MV后，根據(jù)式（1）計(jì)算出宏塊在不同分割模式下的對(duì)應(yīng)若干子塊的COST，并累加得到整個(gè)宏塊的COST，最后比較得到代價(jià)量最小的一種分割模式，該模式為預(yù)測(cè)模式。

對(duì)COST的一般評(píng)估算法是僅以MSAD作為宏塊的代價(jià)量，但H．264標(biāo)準(zhǔn)的編碼碼流同時(shí)包括了宏塊的預(yù)測(cè)模式、運(yùn)動(dòng)矢量以及殘差塊數(shù)據(jù)等信息，所以該方式不能準(zhǔn)確地評(píng)估出宏塊編碼的代價(jià)量。本文以宏塊的MSAD和MV同時(shí)作為評(píng)估因素，能夠更準(zhǔn)確地預(yù)測(cè)出代價(jià)量最小的宏塊分割模式。

其中，MSAD表示不同分割模式下的子塊最小相對(duì)差值；vx和vy為對(duì)應(yīng)的運(yùn)動(dòng)矢量，都由運(yùn)動(dòng)估計(jì)計(jì)算得到。

另外，λmotion為運(yùn)動(dòng)矢量的平衡系數(shù)，取值與量化步長(zhǎng)QP相關(guān)，其作用是平衡運(yùn)動(dòng)矢量部分的代價(jià)量與MSAD代價(jià)量之間的比重，目的是讓總代價(jià)量均衡地反映在2個(gè)編碼因素上。

2．2．3 運(yùn)動(dòng)補(bǔ)償

編碼碼流中的殘差數(shù)據(jù)由編碼宏塊和參考?jí)K的相差得到，該過(guò)程稱(chēng)為運(yùn)動(dòng)補(bǔ)償，如圖3所示。經(jīng)過(guò)模式選擇后得到宏塊編碼的運(yùn)動(dòng)矢量和預(yù)測(cè)模式，運(yùn)動(dòng)補(bǔ)償根據(jù)該結(jié)果在搜索窗內(nèi)提取對(duì)應(yīng)的參考?jí)K并與編碼宏塊相差產(chǎn)生殘差塊。以圖3為例，經(jīng)過(guò)模式選擇得到編碼宏塊的分割模式為P＿8×8，根據(jù)MV在參考幀內(nèi)找出各參考子塊組合得到參考?jí)K，并與編碼宏塊相差得到殘差數(shù)據(jù)塊。

圖3 運(yùn)動(dòng)補(bǔ)償示意圖

3 H．264／AVC硬件系統(tǒng)研究與分析

圖4為H．264編碼器的系統(tǒng)框圖，系統(tǒng)采用多通道數(shù)據(jù)讀寫(xiě)方式從雙倍率存儲(chǔ)器（Double Data Rate，DDR）讀取原圖像的編碼數(shù)據(jù)。同時(shí)對(duì)系統(tǒng)采用分時(shí)域共工作模式，在讀寫(xiě)模塊給予較高的時(shí)鐘驅(qū)動(dòng)，快速讀取編碼數(shù)據(jù)。整個(gè)編碼系統(tǒng)可分4個(gè)部分：幀內(nèi)預(yù)測(cè)，幀間預(yù)測(cè)，變換編碼以及系統(tǒng)控制。其中，幀間預(yù)測(cè)主要包括了運(yùn)動(dòng)估計(jì)（圖4中IME）以及運(yùn)動(dòng)補(bǔ)償（圖4中MC）模塊。系統(tǒng)控制（圖4中TopCtrlSM）模塊負(fù)責(zé)系統(tǒng)的頂層控制，包括I幀和P幀預(yù)測(cè)的切換、編碼圖像設(shè)置、碼流頭信息生成等。

圖4 H．264編碼系統(tǒng)

3．1 系統(tǒng)參數(shù)

TopCtrlSM為整個(gè)系統(tǒng)的控制單元，同時(shí)也是微控制單元（Micro Control Unit，MCU）控制與系統(tǒng)硬件的通信模塊，MCU可配置知識(shí)產(chǎn)權(quán)（Intellectual Property，IP）內(nèi)部參數(shù)寄存器（圖像尺寸等）和狀態(tài)寄存器。

IP系統(tǒng)對(duì)外進(jìn)行數(shù)據(jù)交互時(shí)，采用了典型的雙向握手機(jī)制，即在接收數(shù)據(jù)時(shí)時(shí)刻反饋內(nèi)部存儲(chǔ)狀態(tài)，信號(hào)有效可接收數(shù)據(jù)。從圖4可看出，系統(tǒng)編碼后的碼流數(shù)據(jù)由先入先出隊(duì)列（First Input First Output，F(xiàn)IFO）存儲(chǔ)并輸出，規(guī)范的對(duì)外通信接口使得外部只需簡(jiǎn)單的握手設(shè)計(jì)就可以調(diào)用該IP。在系統(tǒng)內(nèi)部，模塊之間均使用有效的握手信號(hào)進(jìn)行數(shù)據(jù)傳遞，并使用FIFO對(duì)數(shù)據(jù)進(jìn)行存儲(chǔ)，以避免處理過(guò)程相鄰模塊處理速度不同步所引起的沖突。

3．2 幀內(nèi)預(yù)測(cè)硬件結(jié)構(gòu)

圖5為幀內(nèi)預(yù)測(cè)的功能模塊分布圖，整個(gè)預(yù)測(cè)過(guò)程為：由CtrlSM模塊控制生成隨機(jī)存儲(chǔ)器（Random Access Memory，RAM）的讀寫(xiě)地址，圖中不同的RAM分別存儲(chǔ)編碼數(shù)據(jù)、預(yù)測(cè)參考數(shù)據(jù)（上方相鄰行數(shù)據(jù)和左邊相鄰列數(shù)據(jù)），輸出到差值計(jì)算模塊，并比較得到預(yù)測(cè)模式以及對(duì)應(yīng)的殘差數(shù)據(jù)。

圖5 幀內(nèi)預(yù)測(cè)結(jié)構(gòu)

數(shù)據(jù)緩存模塊由RAM構(gòu)成，并由控制模塊CtrlSM根據(jù)預(yù)測(cè)模式（水平、垂直和均值預(yù)測(cè)等）控制生成RAM的讀地址，分別在RAM中讀取相應(yīng)的參考數(shù)據(jù)進(jìn)入預(yù)測(cè)模塊，得到不同模式下的差值后通過(guò)預(yù)測(cè)模塊進(jìn)行選擇，輸出預(yù)測(cè)模式。

CtrlSM生成整個(gè)幀內(nèi)預(yù)測(cè)系統(tǒng)控制信號(hào)，分別控制了編碼塊的數(shù)據(jù)請(qǐng)求、相鄰參考像素讀取、殘差數(shù)據(jù)有效輸出以及內(nèi)部模塊的反饋信號(hào)處理，保證幀內(nèi)預(yù)測(cè)系統(tǒng)有條不紊地進(jìn)行，狀態(tài)圖如圖6所示。

圖6 幀內(nèi)預(yù)測(cè)狀態(tài)圖

幀內(nèi)預(yù)測(cè)系統(tǒng)共有5個(gè)狀態(tài)，如圖6所示，其中，“001”為編碼數(shù)據(jù)準(zhǔn)備狀態(tài)，該狀態(tài)下判斷內(nèi)部RAM的編碼數(shù)據(jù)是否足夠，滿足條件后跳轉(zhuǎn)狀態(tài)進(jìn)行幀內(nèi)預(yù)測(cè)操作。而當(dāng)處于狀態(tài)“010”，判斷是否預(yù)測(cè)參考數(shù)據(jù)以及系統(tǒng)外部狀態(tài)空閑，滿足后進(jìn)而判斷是否已完成宏塊內(nèi)全部子塊預(yù)測(cè)，即返回初始狀態(tài)開(kāi)始預(yù)測(cè)下個(gè)宏塊，否則對(duì)當(dāng)前宏塊內(nèi)下一個(gè)子塊進(jìn)行預(yù)測(cè)操作。

3．3 幀間預(yù)測(cè)硬件結(jié)構(gòu)

設(shè)計(jì)采用全搜索設(shè)計(jì)，搜索窗為32×32，以單個(gè)像素點(diǎn)為步長(zhǎng)，Meander蛇形（左上角點(diǎn)為起點(diǎn)，依次下移－右移－上移－右移……）搜索路線依次取尺寸對(duì)應(yīng)（16×16）的參考?jí)K與編碼宏塊進(jìn)行匹配，相差進(jìn)而比較找出參考預(yù)測(cè)塊。

3．3．1 運(yùn)動(dòng)估計(jì)處理架構(gòu)

圖7是幀間預(yù)測(cè)系統(tǒng)的結(jié)構(gòu)框圖，包含2條數(shù)據(jù)路徑：參考?jí)K路徑以及編碼塊路徑。圖中搜索窗的存儲(chǔ)模塊（Buffer Zone）輸入數(shù)據(jù)由16個(gè)像素組成位寬為128bit。由于在宏塊的搜索過(guò)程中會(huì)出現(xiàn)新的參考?jí)K，16＿Rb＿ram＿stripe將輸出的參考?jí)K新數(shù)據(jù)重新排列，組成新參考?jí)K的一行數(shù)據(jù)（16×8 bit），RB＿shift＿reg＿array是一個(gè)存儲(chǔ)參考?jí)K的移位寄存器，基于蛇形搜索特點(diǎn)，相鄰參考?jí)K只有16個(gè)像素的新數(shù)據(jù)，所以只需將下一個(gè)參考?jí)K的新數(shù)據(jù)與RB＿shift＿reg＿array內(nèi)部的可用數(shù)據(jù)進(jìn)行重新移位排列，組成下一個(gè)參考?jí)K進(jìn)入PE陣列進(jìn)行差值計(jì)算：PE陣列實(shí)現(xiàn)參考?jí)K與編碼宏塊的差值計(jì)算，該陣列由16個(gè)4×4運(yùn)算陣列組成，僅需一個(gè)周期即可得到差值結(jié)果。

圖7 整數(shù)運(yùn)動(dòng)估計(jì)結(jié)構(gòu)

圖8是搜索窗數(shù)據(jù)結(jié)構(gòu)，包括2個(gè)存儲(chǔ)單元，存儲(chǔ)內(nèi)容相同但用處不同。為對(duì)相鄰編碼塊搜索窗的數(shù)據(jù)復(fù)用，內(nèi)部存儲(chǔ)一個(gè)48×32的數(shù)據(jù)塊，該塊包含了當(dāng)前編碼塊的全部搜索窗數(shù)據(jù)以及下一個(gè)編碼塊的部分搜索窗數(shù)據(jù)，以實(shí)現(xiàn)數(shù)據(jù)復(fù)用。當(dāng)在進(jìn)行第n宏塊搜索時(shí)，同時(shí)將第n＋1宏塊對(duì)應(yīng)的部分搜索窗新數(shù)據(jù)覆蓋掉第n宏塊與第n－1宏塊不重合的搜索窗數(shù)據(jù)，如此類(lèi)推。另外，由狀態(tài)機(jī)控制2個(gè)存儲(chǔ)單元的讀地址，Rb＿buf0輸出參考?jí)K上移及下移的新數(shù)據(jù)，Rb＿buf1輸出右移的新數(shù)據(jù)，存儲(chǔ)單元內(nèi)部機(jī)制如圖9所示。

由于相鄰編碼宏塊存在共同的搜索窗區(qū)域，適當(dāng)?shù)臄?shù)據(jù)復(fù)用設(shè)計(jì)以減少新數(shù)據(jù)的讀取次數(shù)是必不可少的。該架構(gòu)由16條位寬為8bit的存儲(chǔ)條構(gòu)成，每次將128bit的輸入數(shù)據(jù)分為16個(gè)8bit分別存儲(chǔ)到各存儲(chǔ)條中。在搜索過(guò)程中，參考?jí)K在上移和下移時(shí)的新數(shù)據(jù)由圖中Crossbar接口輸出，而每次右移時(shí)的數(shù)據(jù)可在其前一次上移或下移過(guò)程中控制輸出，并由圖中串轉(zhuǎn)并接口模塊寄存。這樣的存儲(chǔ)結(jié)構(gòu)使得無(wú)論在參考?jí)K的上移、下移或右移下都只需簡(jiǎn)單的地址計(jì)算就能夠在存儲(chǔ)單元中提取出對(duì)應(yīng)的新數(shù)據(jù)，無(wú)疑節(jié)省了搜索操作的時(shí)間，將復(fù)雜的結(jié)構(gòu)簡(jiǎn)單化，圖10為存儲(chǔ)條數(shù)據(jù)在搜索窗內(nèi)的位置。

圖10 相鄰宏塊搜索窗

3．3．2 運(yùn)動(dòng)補(bǔ)償結(jié)構(gòu)設(shè)計(jì)

運(yùn)動(dòng)補(bǔ)償是基于運(yùn)動(dòng)估計(jì)得到的宏塊信息在搜索窗內(nèi)鎖定參考?jí)K，并與編碼宏塊相差得到殘差塊數(shù)據(jù)。

運(yùn)動(dòng)補(bǔ)償先將搜索窗以及編碼塊數(shù)據(jù)進(jìn)行暫存等待讀取，為了節(jié)省數(shù)據(jù)讀取的時(shí)間，內(nèi)部分別設(shè)計(jì)了編碼宏塊與搜索窗數(shù)據(jù)雙緩存機(jī)制，并有專(zhuān)門(mén)的控制電路實(shí)現(xiàn)讀寫(xiě)控制操作。圖11中的虛線內(nèi)部分為存儲(chǔ)單元組，通過(guò)控制選擇信號(hào)進(jìn)行切換讀寫(xiě)。

圖11 運(yùn)動(dòng)補(bǔ)償內(nèi)部存儲(chǔ)結(jié)構(gòu)

在完成數(shù)據(jù)存儲(chǔ)進(jìn)入處理階段，雙緩存機(jī)制能夠有效提高系統(tǒng)的數(shù)據(jù)處理速度。圖12對(duì)單通道與雙通道緩存方式的工作模式進(jìn)行了比較，對(duì)模塊內(nèi)部處理工作時(shí)域進(jìn)行分析，整個(gè)處理的耗時(shí)控制為T(mén)1，與單緩存耗時(shí)T0相比，節(jié)省了數(shù)據(jù)寫(xiě)入時(shí)間（T2＝T0－T1）。其他編碼模塊在設(shè)計(jì)上均采用流水線處理方式，并且各級(jí)模塊間采用通用的數(shù)據(jù)接 口設(shè)計(jì)，保證了數(shù)據(jù)處理速度。

圖12 運(yùn)動(dòng)補(bǔ)償內(nèi)部結(jié)構(gòu)時(shí)域分析示意圖

4 H．264／AVC編碼器性能與效果

4．1 功能模塊性能評(píng)估

以Xilinx公司的Virtex－6芯片為測(cè)試平臺(tái)，表1列出了編碼器內(nèi)部所有模塊的硬件綜合信息，以及所能夠支持的最大時(shí)鐘頻率?？梢钥闯鼋?jīng)過(guò)時(shí)序優(yōu)化的系統(tǒng)內(nèi)部各模塊的最大可支持時(shí)鐘頻率較高。

表1 編碼器綜合信息

4．2 系統(tǒng)性能評(píng)估

經(jīng)過(guò)對(duì)硬件系統(tǒng)完成時(shí)序與布局布線優(yōu)化后，得到H．264硬件編碼器的FPGA資源利用量如表2所示。從資源列表可以直觀看出該硬件系統(tǒng)的LUT利用率為28%，36 KB與18 KB的BRAM利用率分別為24%和5%，總體上該硬件編碼器FPGA資源占用量較少。

表2 編碼器硬件資源

4．3 視頻編碼效果

表3為H．264編碼器實(shí)現(xiàn)的編碼效率，實(shí)驗(yàn)結(jié)果表明編碼器對(duì)720P圖像的編碼速度能夠達(dá)到每秒34幀，具有較理想的編碼速率，充分體現(xiàn)了高度實(shí)時(shí)性的壓縮性能，同時(shí)能夠保證較好的圖像質(zhì)量。

表3 編碼性能實(shí)驗(yàn)結(jié)果

配置尺寸參數(shù)分別對(duì)圖13（720P）格式視頻進(jìn)行編碼，其中圖片中右邊的圖像顯示了解碼后得到的圖像，畫(huà)質(zhì)較好。本文實(shí)現(xiàn)的FPGA全硬件H．264編碼器具有高清視頻的實(shí)時(shí)編碼能力，與文獻(xiàn)［11］提出的以FPGA作為協(xié)處理器與DSP芯片共同實(shí)現(xiàn)的編碼器相比，兩者雖具有相近的處理能力，但本文提出的FPGA全硬件具有成本優(yōu)勢(shì)，同時(shí)系統(tǒng)升級(jí)性強(qiáng)。另外，文獻(xiàn)［12］與本文實(shí)現(xiàn)方式相似，同樣采用FPGA實(shí)現(xiàn)硬件編碼，但其采用的是鉆石搜索算法，圖像質(zhì)量較低，且系統(tǒng)框架較復(fù)雜，不方便系統(tǒng)升級(jí)。

圖13 720P格式編碼圖像

5 結(jié)束語(yǔ)

本文分析國(guó)內(nèi)外視頻編碼技術(shù)發(fā)展歷程，實(shí)現(xiàn)了一種具有高壓縮效率的編碼器——H．264／AVC，并基于FPGA實(shí)現(xiàn)H．264／AVC基本畫(huà)質(zhì)層次的全硬件系統(tǒng)設(shè)計(jì)。為解決編碼器的高編碼效率及高實(shí)時(shí)性問(wèn)題，在系統(tǒng)硬件設(shè)計(jì)中廣泛采用并行處理架構(gòu)。實(shí)驗(yàn)結(jié)果表明，本文實(shí)現(xiàn)的硬件編碼器可以使得720P圖像中的編碼速度達(dá)34幀，且編碼后的圖像質(zhì)量較好，適用于高清視頻監(jiān)控、視頻文件壓縮等領(lǐng)域。另外，可針對(duì)編碼效率對(duì)系統(tǒng)多方面進(jìn)行升級(jí)，如對(duì)運(yùn)動(dòng)估計(jì)擴(kuò)展到小數(shù)像素級(jí)、動(dòng)態(tài)碼率控制等，以進(jìn)一步減少編碼后的碼率，這是下一步工作需要考慮的問(wèn)題。

［1］劉志剛．基于FPGA的 H．264編碼器的硬件的實(shí)現(xiàn)［D］．西安：西安電子科技大學(xué)，2009．

［2］Kao Chao－Yang，Lin Youn－Long．A Memory－efficient and Highly Parallel Architecture for Variable Block Size Integer Motion Estimation in H．264／AVC［J］．IEEE Transactions on Very Large Scale Integration Systems，2010，18（6）：866－874．

［3］Xu Yuan，Liu Jinsong，Gong Liwei，et al．A High Performance VLSI Architecture for Integer Motion Estimation in HEVC［C］／／Proceedings of the 10th International Conference on Control ＆ Automation．Washington D．C．，USA：IEEE Press，2013：1－4．

［4］周 巍，周 欣，段哲民．基于 H．264／AVC的幀內(nèi)4×4預(yù)測(cè)模式快速選擇算法［J］．西北工業(yè)大學(xué)學(xué)報(bào)，2012，30（3）：440－444．

［5］裴世保，李厚強(qiáng)，俞能海．H．264／AVC幀內(nèi)預(yù)測(cè)模式選擇算法研究［J］．計(jì)算機(jī)應(yīng)用，2005，25（8）：1808－1810．

［6］Zhang Li，Guo Wen．Improved FFSBM Algorithm and Its VLSI Architecture for Variable Block Size Motion Estimation of H． 264 ［C ］／／Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems．Washington D．C．，USA：IEEE Press，2005：445－448．

［7］Kim J，Park T．A Novel VLSI Architecture for Fullsearch Variable Block－size Motion Estimation［J］．IEEE Transactions on Consumer Electronics，2009，55（2）：728－733．

［8］Chen Ching－Yeh，Chien Shao－Yi，Huang Yu－Wen，et al．Analysis and Architecture Design of variable Blocksize Motion Estimation for H．264／AVC［J］．IEEE Tran－sactions on Circuits and Systems I，2006，53（3）：578－593．

［9］Kuo Tien－Ying，Chan Chen－Hung．Fast Variable Block Size Motion Estimation for H．264Using Likelihood and Correlation of Motion Field ［J］．IEEE Transactions on Circuits and Systems for Video Technology，2006，16（10）：1185－1195．

［10］Li Dongxiao，Zheng Wei，Zhang Ming．Architecture Design for H．264／AVC Integer Motion Estimation with Minimum Memory Bandwidth ［J］．IEEE Transactions on Consumer Electronics，2007，53（3）：1053－1060．

［11］Nirmalkumar P，MuraliKrishnan E，Gangadharan E．Enhanced Performance of H．264Using FPGA Coprocessors in Video Surveillance［C］／／Proceedings of International Conference on Signal Acquisition and Processing．Washington D．C．，USA：IEEE Press，2010：157－161．

［12］Atitallah A B，Loukil H，Masmoudi N．FPGA Design for H．264／AVC Encoder［J］．International Journal of Computer Science，Engineering and Applications，2011，1（5）：119－138．