李哲

摘要：為了實(shí)現(xiàn)由Kodak KAI0340D CCD（Charge Coupled Device）組成的新型圖像采集系統(tǒng)，需要設(shè)計(jì)專門的CCD時(shí)序驅(qū)動(dòng)電路。使用Xilinx Spartan3AN FPGA（ Field Programmable Gate Arrays）設(shè)計(jì)時(shí)序產(chǎn)生電路，經(jīng)過驅(qū)動(dòng)芯片MAX4426和ISL55110驅(qū)動(dòng)，再經(jīng)過箝位電路箝位，得到了滿足CCD要求幅度和時(shí)序的驅(qū)動(dòng)信號(hào)。經(jīng)實(shí)驗(yàn)驗(yàn)證該方法產(chǎn)生了滿足CCD要求的驅(qū)動(dòng)時(shí)序，實(shí)際測(cè)試時(shí)CCD幀頻達(dá)到了205.6frame/s。

關(guān)鍵詞：高幀頻；面陣CCD；FPGA；箝位電路；驅(qū)動(dòng)電路

中圖分類號(hào)：TP391 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2014）34-8310-03

CCD（Charge Coupled Device）具有低噪聲、低功耗、大動(dòng)態(tài)范圍、量子效率高、光譜響應(yīng)范圍寬、幾何穩(wěn)定性好等優(yōu)點(diǎn)，是可見光領(lǐng)域最具有前途的探測(cè)器[1，2]。但不同廠商、不同型號(hào)的CCD驅(qū)動(dòng)時(shí)序各不相同，因此CCD驅(qū)動(dòng)電路很難規(guī)范化和標(biāo)準(zhǔn)化。CCD圖像傳感器對(duì)相機(jī)的性能起非常關(guān)鍵的作用， 因此實(shí)現(xiàn)CCD高性能驅(qū)動(dòng)電路設(shè)計(jì)是非常重要的[3，4]。

高幀頻的CCD探測(cè)器是快速信號(hào)捕捉，超高速攝像等領(lǐng)域的重要實(shí)現(xiàn)手段。該文介紹一種高幀頻CCD KAI0340D驅(qū)動(dòng)電路的設(shè)計(jì)方法。它的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單，調(diào)試方便，設(shè)計(jì)周期短，可靠性高。該CCD最大幀頻可以達(dá)到210 frame/s。

1 KAI0340D內(nèi)部結(jié)構(gòu)及驅(qū)動(dòng)時(shí)序分析

KAI0340D是有效像元為640（H）×480（V）的行間轉(zhuǎn)移CCD圖像傳感器，其內(nèi)部結(jié)構(gòu)如圖1所示。總像元數(shù)為692×492，支持雙端讀出，最高讀出時(shí)鐘頻率為40MHz[5]。

CCD讀出共需要五類信號(hào)：快門信號(hào)（SUB）、三階電平行轉(zhuǎn)移信號(hào)（V2）、兩階電平垂直轉(zhuǎn)移信號(hào)（V2，V1）、復(fù)位信號(hào)（RS）和兩階水平轉(zhuǎn)移信號(hào)（H1，H2）。要使CCD輸出正確的圖像信號(hào)，需要設(shè)計(jì)滿足電平和時(shí)序要求的這五類信號(hào)。

由表1，可以看出該款CCD所需要的電平種類較多。行間轉(zhuǎn)移CCD工作過程如下：首先給出SUB信號(hào)將光敏區(qū)電荷清空；到達(dá)設(shè)定的積分時(shí)間時(shí)、給出三階的行轉(zhuǎn)移信號(hào)V2和兩階的垂直轉(zhuǎn)移信號(hào)V1，將光敏區(qū)電荷轉(zhuǎn)移至行間寄存器中；然后，給出兩階的垂直轉(zhuǎn)移信號(hào)V1、V2，將行間寄 存器一行的電荷轉(zhuǎn)移至水平移位寄存器中；最后，通過復(fù)位信號(hào)RS和水平轉(zhuǎn)移信號(hào)H1、H2的配合將電荷信號(hào)一個(gè)一個(gè)轉(zhuǎn)化為電壓信號(hào)讀出。

2 驅(qū)動(dòng)電路設(shè)計(jì)

CCD驅(qū)動(dòng)電路主要由驅(qū)動(dòng)時(shí)序產(chǎn)生電路、驅(qū)動(dòng)器電路和箝位電路組成。包括驅(qū)動(dòng)電路及后續(xù)的數(shù)據(jù)采集電路在內(nèi)，整塊CCD板上用到的電源共11種（單位：V）：+20、+15、+10、+9、+5、+3.3、+1.2、-20、-10、-8.5和-5。整塊板的功耗集中在+5V和+3.3V電源，綜合考慮設(shè)計(jì)的復(fù)雜性、板上功耗以及電源的通用性，選擇+18V、-18V、+6V和-6V四種電源。其中+15V、+10V和+9V電源由+18V電源經(jīng)過濾波和電源變換芯片LT1764AEQ產(chǎn)生，+5V、+3.3V和+1.2V由+6V電源也經(jīng)過LT1764AEQ產(chǎn)生，-10V和-8.5V由-18V電源經(jīng)LT1964-SD產(chǎn)生，-5V由-6V電源經(jīng)LT1964-SD產(chǎn)生，+20V和-20V電源通過倍壓電路產(chǎn)生。

2.1 箝位電路

箝位電路三要素：初始狀態(tài)、箝位方向和箝位電平。以行轉(zhuǎn)移信號(hào)V1為例，信號(hào)V1電平要求如圖2所示：常態(tài)V1M為0V，有效狀態(tài)V1L為-9V。一般的驅(qū)動(dòng)器只能提供正電平驅(qū)動(dòng)，使用MAX4426給出0～ +9V的信號(hào)，再將正電平箝位到所需要的電平。根據(jù)箝位電路三要素，初始狀態(tài)為+9V，向負(fù)電壓方向箝位，箝位電平為0V，如圖3所示。初始狀態(tài)，電容C129左端電平為+9V，右端通過電阻R81充電到0V，當(dāng)C129左端電平跳到0V時(shí)，由于電容兩端電壓不能突變，右端電壓降到-9V，此時(shí)二極管D9反向，阻值很大，電容上的電荷同樣不能短時(shí)間內(nèi)通過R81泄放，這樣C129的右端被箝位到了-9V電平。而當(dāng)C129左端電平變?yōu)?9V時(shí)，電容右端電平回到一個(gè)略高0V的狀態(tài)（緩慢充電導(dǎo)致），但此時(shí)D9導(dǎo)通，電壓迅速回到0V。電路的充放電時(shí)間常數(shù)由電容C129和電阻R81的值決定，可根據(jù)信號(hào)周期進(jìn)行調(diào)整。

另一行轉(zhuǎn)移信號(hào)V2是三階電平如圖2所示，產(chǎn)生過程如下：首先通過一片MAX4426驅(qū)動(dòng)器U16產(chǎn)生一個(gè)兩階電平的信號(hào)，通過箝位電路（C123和D7） 產(chǎn)生第三階電平，再通過第二個(gè)箝位電路（C125、R78和D8） 箝位到所需要的電平[3]。由于所要驅(qū)動(dòng)的電路一般都具有容性負(fù)載，故供電電壓可略高于所要求電壓，以抵消容性負(fù)載的消耗，讓驅(qū)動(dòng)的電平滿足器件要求。

2.2 倍壓電路

如圖4所示，初始狀態(tài)電容C145左端電平為0V、右端電平為+10V，當(dāng)vpulse信號(hào)由低變高時(shí)，C145左端電平變?yōu)?0V而電容兩端電平不能突變，所以右端電平變?yōu)?20V。同理當(dāng)vpulse_n由高變低時(shí)，電容C143右端產(chǎn)生-20V電平。

2.3 快門信號(hào)產(chǎn)生電路

如圖5所示，F(xiàn)PGA產(chǎn)生的控制信號(hào)SUB經(jīng)+5V供電的驅(qū)動(dòng)器隔離后送到電容C150和C151的左端。三極管Q4處于導(dǎo)通而Q3截止，A、C點(diǎn)電平為-20V，B點(diǎn)電平為+20V（不考慮電阻R91、R92和R93及三極管上的損耗）；當(dāng)SUB由高變低時(shí)，B點(diǎn)電平被拉到+15V，C點(diǎn)電平被拉到-25V，Q3導(dǎo)通而Q4截止，A點(diǎn)電平變?yōu)?20V，經(jīng)箝位后，SUB_CCD點(diǎn)的電平為+10V到+50V的脈沖（不考慮損耗），可略微提高各級(jí)供電電壓，產(chǎn)生滿足CCD快門信號(hào)電平和時(shí)序的脈沖[6，7]。endprint

行轉(zhuǎn)移和復(fù)位信號(hào)由于速度較快，使用Intersil公司的高速驅(qū)動(dòng)器ISL55110。在負(fù)載為100pF時(shí)該芯片的上升和下降時(shí)間均為1.5ns，即該負(fù)載下最快信號(hào)為3ns。根據(jù)箝位三要素產(chǎn)生合適電平的信號(hào)，此處不在贅述。

3 仿真及驗(yàn)證

由于面陣CCD相機(jī)驅(qū)動(dòng)時(shí)序的復(fù)雜性，采用硬件描述語言Verilog HDL設(shè)計(jì)驅(qū)動(dòng)時(shí)序[8]。Verilog HDL采用自上至下及模塊化設(shè)計(jì)方式，具有強(qiáng)大的系統(tǒng)硬件描述能力，并能很好的配合仿真工具進(jìn)行時(shí)序仿真，大大縮減了電路的設(shè)計(jì)周期。在Xilinx公司提供的綜合工具ISE下，使用同步邏輯設(shè)計(jì)減少毛刺的產(chǎn)生，提高電路的穩(wěn)定性。調(diào)用Modelsim SE6.5可以很方便的觀察時(shí)序波形，仿真波形如圖6所示。

從圖7、圖8和圖9可以看出產(chǎn)生的驅(qū)動(dòng)信號(hào)滿足CCD的要求。CCD輸出的信號(hào)經(jīng)過相關(guān)雙采樣、放大和數(shù)字化后送到FPGA，F(xiàn)PGA將每一行的右半行數(shù)據(jù)倒序與左半行數(shù)據(jù)拼接成一行數(shù)據(jù)，再通過Camera Link發(fā)送到上位機(jī)，在上位機(jī)的實(shí)時(shí)顯示軟件上可以看到CCD輸出的圖像數(shù)據(jù)，并能看到幀頻為205.6frame/s。拍攝的圖片如圖10。

5 結(jié)論

使用FPGA產(chǎn)生驅(qū)動(dòng)時(shí)序，經(jīng)過驅(qū)動(dòng)器調(diào)節(jié)驅(qū)動(dòng)電壓并提高驅(qū)動(dòng)能力，再用箝位電路箝位到所要電平的方法很好地實(shí)現(xiàn)了Kodak KAI0340 CCD的驅(qū)動(dòng)信號(hào)，幀頻達(dá)到了預(yù)期的205.6frame/s。該CCD驅(qū)動(dòng)采用FPGA編程設(shè)計(jì)，具有設(shè)計(jì)靈活、調(diào)試周期短、可靠性高的特點(diǎn)。箝位電路很好的解決了驅(qū)動(dòng)器無法提供負(fù)電壓驅(qū)動(dòng)的問題，并且能夠?qū)㈦娖襟槲坏剿璧碾娖?，通過兩個(gè)箝位電路配合可以實(shí)現(xiàn)三階電平，滿足了行轉(zhuǎn)移信號(hào)為三階電平的要求。

參考文獻(xiàn)：

[1] 佟首峰，阮錦，郝志航.CCD圖像傳感器降噪技術(shù)的研究[J].光學(xué)精密工程，2000，48（2）：140-145.

[2] 李洪法，薛旭成，郭永飛，等.雙抽頭CCD圖像整合優(yōu)化設(shè)計(jì)[J].中國光學(xué)2012.25（1）：42-46.

[3] 薛旭成，李云飛，郭永飛.CCD成像系統(tǒng)中模擬前端設(shè)計(jì)[J].光學(xué)精密工程，2007，15（8）：1191-1195.

[4] 周懷得，劉海英，徐東，等.行間轉(zhuǎn)移面陣CCD的TDI工作方式研究[J].光學(xué)精密工程，2008，16（9）：1629-1634.

[5] Kodak KAI0340 Image Sensor User Guide[EB/OL].www.kodak.com/go/imagers.

[6] 劉金國，余達(dá)，周懷得.面陣CCD芯片KAI1010M的高速驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)[J].光學(xué)精密工程，2008，16（9）：1623-1628.

[7] 周輝，張星祥，陶宏江，等.基于行間轉(zhuǎn)移CCD場(chǎng)輸出模式下的成像系統(tǒng)設(shè)計(jì)[J].液晶與顯示，2009，24（1）：121-125.

[8] 夏宇聞，胡燕祥，刁嵐松，等.Verilog HDL 數(shù)字設(shè)計(jì)與綜合[M].2版.北京：電子工業(yè)出版社，2010.endprint

行轉(zhuǎn)移和復(fù)位信號(hào)由于速度較快，使用Intersil公司的高速驅(qū)動(dòng)器ISL55110。在負(fù)載為100pF時(shí)該芯片的上升和下降時(shí)間均為1.5ns，即該負(fù)載下最快信號(hào)為3ns。根據(jù)箝位三要素產(chǎn)生合適電平的信號(hào)，此處不在贅述。

3 仿真及驗(yàn)證

由于面陣CCD相機(jī)驅(qū)動(dòng)時(shí)序的復(fù)雜性，采用硬件描述語言Verilog HDL設(shè)計(jì)驅(qū)動(dòng)時(shí)序[8]。Verilog HDL采用自上至下及模塊化設(shè)計(jì)方式，具有強(qiáng)大的系統(tǒng)硬件描述能力，并能很好的配合仿真工具進(jìn)行時(shí)序仿真，大大縮減了電路的設(shè)計(jì)周期。在Xilinx公司提供的綜合工具ISE下，使用同步邏輯設(shè)計(jì)減少毛刺的產(chǎn)生，提高電路的穩(wěn)定性。調(diào)用Modelsim SE6.5可以很方便的觀察時(shí)序波形，仿真波形如圖6所示。

從圖7、圖8和圖9可以看出產(chǎn)生的驅(qū)動(dòng)信號(hào)滿足CCD的要求。CCD輸出的信號(hào)經(jīng)過相關(guān)雙采樣、放大和數(shù)字化后送到FPGA，F(xiàn)PGA將每一行的右半行數(shù)據(jù)倒序與左半行數(shù)據(jù)拼接成一行數(shù)據(jù)，再通過Camera Link發(fā)送到上位機(jī)，在上位機(jī)的實(shí)時(shí)顯示軟件上可以看到CCD輸出的圖像數(shù)據(jù)，并能看到幀頻為205.6frame/s。拍攝的圖片如圖10。

5 結(jié)論

使用FPGA產(chǎn)生驅(qū)動(dòng)時(shí)序，經(jīng)過驅(qū)動(dòng)器調(diào)節(jié)驅(qū)動(dòng)電壓并提高驅(qū)動(dòng)能力，再用箝位電路箝位到所要電平的方法很好地實(shí)現(xiàn)了Kodak KAI0340 CCD的驅(qū)動(dòng)信號(hào)，幀頻達(dá)到了預(yù)期的205.6frame/s。該CCD驅(qū)動(dòng)采用FPGA編程設(shè)計(jì)，具有設(shè)計(jì)靈活、調(diào)試周期短、可靠性高的特點(diǎn)。箝位電路很好的解決了驅(qū)動(dòng)器無法提供負(fù)電壓驅(qū)動(dòng)的問題，并且能夠?qū)㈦娖襟槲坏剿璧碾娖?，通過兩個(gè)箝位電路配合可以實(shí)現(xiàn)三階電平，滿足了行轉(zhuǎn)移信號(hào)為三階電平的要求。

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[3] 薛旭成，李云飛，郭永飛.CCD成像系統(tǒng)中模擬前端設(shè)計(jì)[J].光學(xué)精密工程，2007，15（8）：1191-1195.

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[7] 周輝，張星祥，陶宏江，等.基于行間轉(zhuǎn)移CCD場(chǎng)輸出模式下的成像系統(tǒng)設(shè)計(jì)[J].液晶與顯示，2009，24（1）：121-125.

[8] 夏宇聞，胡燕祥，刁嵐松，等.Verilog HDL 數(shù)字設(shè)計(jì)與綜合[M].2版.北京：電子工業(yè)出版社，2010.endprint

行轉(zhuǎn)移和復(fù)位信號(hào)由于速度較快，使用Intersil公司的高速驅(qū)動(dòng)器ISL55110。在負(fù)載為100pF時(shí)該芯片的上升和下降時(shí)間均為1.5ns，即該負(fù)載下最快信號(hào)為3ns。根據(jù)箝位三要素產(chǎn)生合適電平的信號(hào)，此處不在贅述。

3 仿真及驗(yàn)證

由于面陣CCD相機(jī)驅(qū)動(dòng)時(shí)序的復(fù)雜性，采用硬件描述語言Verilog HDL設(shè)計(jì)驅(qū)動(dòng)時(shí)序[8]。Verilog HDL采用自上至下及模塊化設(shè)計(jì)方式，具有強(qiáng)大的系統(tǒng)硬件描述能力，并能很好的配合仿真工具進(jìn)行時(shí)序仿真，大大縮減了電路的設(shè)計(jì)周期。在Xilinx公司提供的綜合工具ISE下，使用同步邏輯設(shè)計(jì)減少毛刺的產(chǎn)生，提高電路的穩(wěn)定性。調(diào)用Modelsim SE6.5可以很方便的觀察時(shí)序波形，仿真波形如圖6所示。

從圖7、圖8和圖9可以看出產(chǎn)生的驅(qū)動(dòng)信號(hào)滿足CCD的要求。CCD輸出的信號(hào)經(jīng)過相關(guān)雙采樣、放大和數(shù)字化后送到FPGA，F(xiàn)PGA將每一行的右半行數(shù)據(jù)倒序與左半行數(shù)據(jù)拼接成一行數(shù)據(jù)，再通過Camera Link發(fā)送到上位機(jī)，在上位機(jī)的實(shí)時(shí)顯示軟件上可以看到CCD輸出的圖像數(shù)據(jù)，并能看到幀頻為205.6frame/s。拍攝的圖片如圖10。

5 結(jié)論

使用FPGA產(chǎn)生驅(qū)動(dòng)時(shí)序，經(jīng)過驅(qū)動(dòng)器調(diào)節(jié)驅(qū)動(dòng)電壓并提高驅(qū)動(dòng)能力，再用箝位電路箝位到所要電平的方法很好地實(shí)現(xiàn)了Kodak KAI0340 CCD的驅(qū)動(dòng)信號(hào)，幀頻達(dá)到了預(yù)期的205.6frame/s。該CCD驅(qū)動(dòng)采用FPGA編程設(shè)計(jì)，具有設(shè)計(jì)靈活、調(diào)試周期短、可靠性高的特點(diǎn)。箝位電路很好的解決了驅(qū)動(dòng)器無法提供負(fù)電壓驅(qū)動(dòng)的問題，并且能夠?qū)㈦娖襟槲坏剿璧碾娖?，通過兩個(gè)箝位電路配合可以實(shí)現(xiàn)三階電平，滿足了行轉(zhuǎn)移信號(hào)為三階電平的要求。

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[7] 周輝，張星祥，陶宏江，等.基于行間轉(zhuǎn)移CCD場(chǎng)輸出模式下的成像系統(tǒng)設(shè)計(jì)[J].液晶與顯示，2009，24（1）：121-125.

[8] 夏宇聞，胡燕祥，刁嵐松，等.Verilog HDL 數(shù)字設(shè)計(jì)與綜合[M].2版.北京：電子工業(yè)出版社，2010.endprint