一種基于FLASH的混合式11位ADC設計*

田德永，黃維超

(1.貴州職業(yè)技術學院，貴陽550000; 2.貴州大學大數(shù)據(jù)與信息工程學院，貴陽550025)

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一種基于FLASH的混合式11位ADC設計*

田德永1*，黃維超2

(1.貴州職業(yè)技術學院，貴陽550000; 2.貴州大學大數(shù)據(jù)與信息工程學院，貴陽550025)

摘要:時域延遲線架構ADC的非線性問題，導致其無法達到較高的分辨率。針對該問題，提出了一種將Flash和延遲線架構相結合的新型低功耗11位ADC。該新型混合ADC架構由兩個模塊構成，分別為4位Flash ADC架構和7位延遲線ADC架構，因此同時具有Flash ADC和延遲線ADC的準確性和高效性。采用CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process設計并繪制出混合式ADC版圖。實驗測試結果顯示，在供應電壓為1.1 V和采樣效率為100 Msample/s的條件下，混合式ADC產(chǎn)生的信噪失真比(SNDR)為60 dB，消耗功率為1.6 mW。在無需任何校準技術的情況下，混合式ADC產(chǎn)生的品質因數(shù)(FOM)為19.4 fJ/分級轉換。此外，利用不匹配的3σ設備進行了蒙特卡羅試驗，結果表明，SNDR值低于其ADC架構。

關鍵詞:混合式ADC;延遲線架構; Flash;加減器

項目來源:貴州省教育廳自然科學研究項目(黔教合KY字(2013) 193)

模擬數(shù)字轉換器(ADC)的應用非常廣泛，例如高清視頻系統(tǒng)、移動通信裝置和局域網(wǎng)/廣域網(wǎng)設備。模擬數(shù)字轉換器具有高分辨率、高速度和低功耗的特點。然而，隨著集成電路制造工藝的不斷改善，帶有多方面復雜影響的深亞微米對模擬電路的縮放［1－2］產(chǎn)生了阻礙。在文獻里，人們已經(jīng)對各種應用程序［3－4］中基于電壓的多種ADC進行了廣泛研究，包括Flash ADC、SAR ADC。但是，隨著制造工藝的改善，在功率和速度方面，基于電壓的ADC不能像數(shù)字電路［5］一樣按比例縮放。Flash式ADC通常是利用小的特征尺寸以較高的采樣效率來降低功耗。然而，由于工藝的變化，在小型設備的組件間會出現(xiàn)不匹配的問題。另外，SAR ADC需利用時間交錯的技術才能得到較高的采樣效率。為得到較高的采樣效率，SAR ADC還需使用校準技術來消除平行路徑中的不匹配問題。因此，當減少工藝特征時，基于電壓ADC就不能夠像數(shù)字電路一樣按比例縮放。

最近，由電壓－時間－數(shù)字和電壓－延遲線－數(shù)字兩種方法組成的時域模數(shù)轉換技術備受關注，特別是深亞微米技術［1－2，6］。電壓－時間－數(shù)字轉換方法是利用電壓－時間轉換器和時間－數(shù)字轉換器(TDC)將輸入的信號數(shù)字化。而電壓－延遲線－數(shù)字設計控制的是緩存器的延遲，而不是時間窗。將輸入電壓數(shù)字化的是(在一個固定的時間窗T內(nèi))信號通過的延時器。本文使用的延遲線ADC屬于一種電壓－延遲線－數(shù)字ADC，如圖1所示?？傮w來說，時域ADC從制造工藝的改善中得到優(yōu)勢，因此，很輕易的就可得到［2－3］103MHz的采樣效率。然而，非線性仍舊是一個問題，因此其分辨率很難超過具有100 MHz采樣效率的4 bit Flash式ADC。

圖1　電壓－延遲線－數(shù)字ADC的結構圖

在本文，我們提出了一種新的低功耗11 bit混合式ADC架構。在這種新的模數(shù)轉換器(ADC)架構中，首先采用的是4 bit Flash ADC，然后是7位延遲線ADC。為了降低第1階段Flash ADC的用電量，采用節(jié)能技術將前置放大器的DC尾電流從(待機模式時的)工作電流47 μA偏置為5 μA。在第2階段，延遲線ADC中的延時器是一種雙輸入延時器(DIDC)且延遲線是一種調整過權值的DIDC鏈，在這個DIDC鏈中，從第2個延時器開始對延遲線ADC的線性進行改善可得到一個延遲常量。在無需任何校準的情況下，延遲線ADC的SNR為28.7 dB，無雜散動態(tài)范圍(SFDR)為29.0 dB。

在試驗中，我們提出了采用工業(yè)化65 nm CMOS工藝模擬出的11 bit混合式ADC。在供應電壓為1.1 V和采樣效率為100 Msample/s的條件下，混合式ADC產(chǎn)生的SNDR為60.0 dB，其消耗功率為1.6 mW，因此，混合式ADC可產(chǎn)生一個可與其他先進的ADC相競爭的FOM 19.4 f J/分級轉換。此外，針對SNDR評估，本文利用不匹配的3σ設備進行了蒙特卡羅仿真試驗，結果表明，SNDR值比58.5 dB稍好。因此可證明，本文提出的ADC分別承繼了Flash式ADC和延遲線ADC的準確性和功率效率。這些優(yōu)勢為本文提出中ADC的可擴展性提供了極大的支持，使其能夠在進一步減少的制造工藝中表現(xiàn)出更好的性能和較低的功率。

2　提出的混合式ADC架構

圖2顯示的是混合式ADC的原理圖，從原理圖中可以看出，先是進行4 bit Flash ADC轉換，然后是7位延遲線ADC。在第1階段，4 bit Flash ADC將輸入值vin量化為4 bit數(shù)字值x1，然后4 bitDAC將x1轉換成模擬信號v1，因此有v1=x1=vin+e1。式中，e1指的是4 bitFlash ADC的量化噪聲。用d1表示對應x1的數(shù)字輸出值，且d1∈{ 1，2，…，15}，從而有x1= d1/16×VFS和VFS= max(vin)－min(vin)。在第1和第2階段中，由開關電容器電路實現(xiàn)的加減器得出Flash ADC的差值vr= vin－v1，然后將vr擴大8倍。在第2階段，7 bit延遲線ADC首先接收到第1階段Flash ADC的擴大差值，然后將量化為x2，再將x2除以8，最后將x1和組合，得到混合式ADC的輸出總值xout中。

圖2　混合式ADC的結構

同時，x2是延遲線ADC的量化值，并不是在給定的時間T內(nèi)信號通過延時器的數(shù)量x2和NT之間的關系為:

式中: m = NT(max (vin) )－NT(min (vin) )，VFS= max(vin)－min(vin)。因此，我們可以得出:

為了簡單且易于實現(xiàn)，我們需將數(shù)字總輸出值dout簡化為(m+1) d1+NT。在仿真模擬中，值得注意的是m=41。

3　混合式ADC中噪聲分析

為了給出混合式ADC的噪聲形成過程，我們只考慮在第2階段延遲線ADC中引入的第3次諧波失真。由于圖3中顯示的延遲線ADC中的第3次諧波失真降低了總分辨率，同時其他的分辨率也在本地噪聲以下。因此，為了簡化分析，我們假定在延遲線ADC上沒有增益誤差及混合式ADC的組件都是完好的。因此，可將延遲線ADC的量化值x2簡化如下:

圖3　7位延遲線ADC的頻譜

值得注意的是，在微分電路中，我們很輕易地取消諧波失真的平穩(wěn)條件。在圖2中，我們已經(jīng)知道延遲線ADC的輸出值v'in=－8e1。因此量化值x2可以寫成如下:

于是，可得出輸出總值xout，如下所示:

式中: HD3=1/(4b3) =－29 dB。因此，我們可以得到在輸出值xout中的兩個噪聲源:和 NS2=e2/8。假定兩個ADC的量化噪聲的分布是均勻的，因此，可得出NS1和NS2的功率PNS和PNS:

4　方案具體設計

混合式ADC基本的組成構件包括一個簡單的保持(S/H)電路、一個4 bit的Flash ADC、一個4 bit DAC、一個加減器和一個延遲線ADC。在下一小節(jié)中將會對這些組成構件一一進行描述。

圖4　本文提出的混合式ADC時序圖

4.1 S/H電路

圖5顯示的是自舉開關［7－8］的簡圖。在每次轉換循環(huán)剛開始時，自舉開關會追蹤輸入信號，而在關掉自舉開關時，自舉開關則會保留這一信號值。在追蹤期間，自舉電容器應確保采樣晶體管的柵源電壓是供應電壓(VDD)且供應電壓能夠以最小值保護自舉開關的導通電阻，以便對開關的線性進行改善。

圖5　自舉開關

4.24 bit Flash ADC和4 bit DAC

在混合式ADC的第1階段使用4 bit Flash ADC將輸入值數(shù)字化，然后使用4 bit DAC將數(shù)字化的值轉換成模擬信號。4 bit Flash式ADC由15個比較器組成，每個比較器將對輸入值和基準電壓進行比較。圖6顯示的是比較器的原理圖。首先，將輸入信號預擴大，然后利用再生鎖存器對輸入值和基準電壓進行比較。最后，D型鎖存器將存儲比較的結果。前置放大器的增益約為20 dB，這種增益可以降低鎖存器的輸入?yún)⒖枷辔徊畈p弱鎖存器發(fā)出的反饋噪聲。為了降低前置放大器的功率，需將前置放大器的DC尾電流偏置在47 μA，并在再生鎖存器運行后，將偏置電壓Vbias設置為250 mV，這樣可以顯著地將尾電流降低到5 μA。為了確保前置放大器能夠正常運行，在鎖存器開始運行之前需將Vbias恢復到時間為3.1 μs時的標準電壓。值得注意的是，由于Vbias需要很長時間才能從0mV恢復為標準電壓，且當把Vbias偏置到250 mV時，尾電流就會大大地降低，因此在鎖存器未運行時需將Vbias設置為250 mV，而不是0 mV。

圖6　比較器的原理圖

此外，當Clk很高時，再生鎖存器就會對從前置放大器得出的兩個輸出值進行比較，并根據(jù)比較結果將其中一個值增大，另一個值減小。當Clk很低時，D型鎖存器就會儲存這一比較結果，同時重新將再生鎖存器的輸出值設置到很高。在4 bit Flash ADC生成溫度計碼T＜15: 1＞后，4 bit DAC就會根據(jù)兩個鄰近的節(jié)點將溫度計碼T＜15: 1＞轉換成相應的模擬值(如圖7左側顯示)，然后將模擬值作為輸入值輸入加減器(如圖7右側顯示)。

4.3加減器

圖7右側顯示的是加減器。加減器屬于一個開關電容器電路且其輸入值是抽樣的輸入信號vin和DAC值。在開始進行轉換時，加減器會抽出樣本vin。在時，加減器將vin與DAC值之間的差值擴大8倍并將擴大后的輸出值應用到第2階段。需注意的是，CS/Cf=8。

圖8顯示的是運算放大器(OPAMP)。運算放大器是應用在加減器上的兩階段的折疊式共源共柵放大器。對于運算放大器，將共模電壓的輸入值和輸出值設置為0.55V，那么OPAMP的差分輸入就是PMOS，此時第2階段的輸出值是NMOS。由于NMOS的轉移頻率很高，它能夠允許OPAMP的第2級從第1級處進一步提高OPAMP的穩(wěn)定性，同時也會使用一個密勒補償電容器來幫助提高OPAMP的穩(wěn)定性。仿真模擬結果發(fā)現(xiàn)，在整個輸入范圍內(nèi)，DC大約增益60 dB;封閉環(huán)路帶寬和相位裕度分別為192 MHz和76°; OPAMP消耗的DC功率大約為264 μW。

圖7　4 bit DAC和加減器

圖8　加減器中的運算放大器

4.4延遲線ADC

在本節(jié)中，我們介紹混合式ADC架構中第2階段的延遲線ADC。延時器是延遲線ADC的核心，它決定著延遲線ADC的速度和分辨率。在本文中，我們所使用的延時器指的是雙輸入延時器(DIDC)，延遲線指的是調整過權值的DIDC鏈［9］。在DIDC鏈中，從第2個延時器開始我們可以得到一個可改善延遲線線型的延遲常量。圖9顯示的是DIDC的原理圖和調整過權值的DIDC鏈。在無需任何校準技術的條件下，在仿真模擬結果(如圖3所示)中，SNDR為28.7 dB，采樣效率為312.5 MHz。

圖9　DIDC和調整過權值的DIDC鏈

圖10　混合架構的11 bit ADC版圖

5　測試結果

5.1版圖設計

本文芯片采用工業(yè)化的CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process工藝進行加工，設計出了基于4位Flash ADC和7位延遲線ADC的混合式ADC，根據(jù)設計的架構進行布線，采用3層金屬工藝，布線金屬為鋁，大小為200 μm×430 μm。

表1是對實驗測試結果的總結。圖11顯示的是微分非線性(DNL)和積分非線性(INL)測試結果，其中，DNL和INL的范圍分別為0.47/－0.2LSB 和0.52/－0.6LSB。高頻模擬需借助于正弦波輸入(43 MHz)才能完成。圖12(a)顯示的是測試結果的頻譜，其中，信噪失真比(SNDR)和無雜散動態(tài)范圍(SFDR)分別為60.0 dB和66.9 dB，同時，由SNDR和SFDR得出的有效位數(shù)(ENOB)為9.67 bit。

表1　混合式ADC的性能參數(shù)

圖11　(a) DNL測試結果　圖11 (b) INL測試結果

圖12　測得的頻譜與驗測結果

表2顯示的是本文提出的混合式ADC與其他先進的ADC［6－11］的性能比較結果。從表中可以看出，在采樣效率為100 Msample/s和供應電壓為1.1 V的條件下，混合式ADC的品質因數(shù)(FOM)為19.4 fJ/分級轉換。這表明混合式ADC能夠得到一個與其他先進的ADC相競爭的FOM。此外，針對SNDR評估，本文利用不匹配的3σ設備進行了蒙特卡羅驗證測試［12］，其試驗結果在圖12(b)中顯示。同時還發(fā)現(xiàn)，當使用正弦波(43 MHz)時，SNDR比58.5 dB稍好。

表2　最先進的數(shù)字轉換器間的性能對比

6　結論

在本文中，我們提出了一種新的低功耗的11 bit混合式ADC，它由4 bit Flash ADC和7 bit延遲線ADC組成，采用CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process繪制出來設計的ADC版圖，實驗測試結果顯示混合式ADC能夠產(chǎn)生一個與其他先進的ADC相競爭的品質因數(shù)(19.4 fJ/分級轉換)。同時，混合式ADC承繼了Flash ADC和延遲線ADC的優(yōu)勢，如準確性和高效性。這些優(yōu)勢能夠大大提高混合式ADC的可擴展性并支持其在進一步減少的制造工藝中表現(xiàn)出良好的性能。

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田德永(1978－)，男，侗族，貴州天柱人，碩士，實驗師，主要研究方向為控制與測量，電路與系統(tǒng)，tiandeyonggz@ 163.com;

黃維超(1980－)，男，漢族，貴州遵義人，博士研究生，研究方向為微電子技術，信號處理。

Design of Interface Circuit for High Speed ADC Based on EV10AQ190*

XIAO Hanbo*
(Institute of Electronic Engineering，China Academy of Engineering Physics，Mianyang Sichuan 621900，China)

Abstract:Based on the application of EV10AQ190，a design scheme for high speed ADC interface circuit is presented.Firstly，the technical characteristics of EV10AQ190 are briefly introduced.Secondly，F(xiàn)PGA CHIPSYNC and multi-channel calibration are emphasized as two key technological points.Finally，the results of experiments and hardware debugging are shown，which have verified that this ADC interface circuit can be capable of working stably at a frequency higher than 4 GHz.This solution has been utilized in the design of a wide-banded radar echo simulator.Key words: high speed ADC; EV10AQ190; CHIPSYNC; multi-channel calibration; FPGA

中圖分類號:TN43

文獻標識碼:A

文章編號:1005－9490(2015) 03－0562－07

收稿日期:2014－06－14修改日期: 2014－07－11

doi:EEACC: 1265; 1290B10.3969/j.issn.1005－9490.2015.03.019