基于EV10AQ190的高速ADC接口設(shè)計*

肖漢波

(中國工程物理研究院電子工程研究所，四川綿陽621900)

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基于EV10AQ190的高速ADC接口設(shè)計*

肖漢波*

(中國工程物理研究院電子工程研究所，四川綿陽621900)

摘要:針對E2V公司的高速ADC芯片EV10AQ190，提出了一種高速ADC接口電路設(shè)計方案。首先簡要介紹了高速ADC芯片EV10AQ190技術(shù)特點，然后重點敘述了影響高速ADC接口電路性能的兩大關(guān)鍵技術(shù): FPGA片同步技術(shù)和多路ADC校正技術(shù)，最后給出了硬件調(diào)試及實驗結(jié)果。實驗結(jié)果表明，該高速ADC接口電路采樣率可穩(wěn)定工作在4GHz以上。這種方案已成功應(yīng)用到某寬帶雷達(dá)回波模擬系統(tǒng)的設(shè)計中。

關(guān)鍵詞:高速ADC; EV10AQ190;片同步;多路校正; FPGA

項目來源:“十二五”國防預(yù)研項目

隨著電子通信行業(yè)的高速發(fā)展，越來越多的應(yīng)用都要求更高的速率和更大的帶寬，高速模數(shù)轉(zhuǎn)換(ADC)芯片的采樣率已經(jīng)從以前的MHz級發(fā)展到當(dāng)前的GHz級。伴隨著信號采樣率的不斷提高，信號偏斜(SKEW)、抖動和噪聲都在吞噬著時序余量，如何在高速系統(tǒng)中進(jìn)行穩(wěn)定、可靠的采樣和數(shù)據(jù)變換將面臨極大的挑戰(zhàn)。

高速ADC電路設(shè)計一直是電子通信領(lǐng)域的研究熱點。文獻(xiàn)［1］給出了一種基于FPGA片同步技術(shù)的高速ADC接口電路設(shè)計方法。文獻(xiàn)［5］利用E2V公司ADC芯片EV8AQ160實現(xiàn)了雙通道2.5 Gsample/s信號的采集。文獻(xiàn)［6］介紹了利用FPGA通過SPI協(xié)議對ADC芯片ADC083000進(jìn)行配置的方法，實現(xiàn)了3 Gsample/s數(shù)據(jù)采樣。文獻(xiàn)［7－8］講述了如何利用FPGA來設(shè)計多通道高速ADC采樣控制器。文獻(xiàn)［9－10］分別介紹了高速ADC電路的設(shè)計方法和PCB設(shè)計要點。本文則利用E2V公司ADC芯片EV10AQ190實現(xiàn)了一種高速ADC接口電路，信號采樣率高達(dá)4 Gsample/s。

EV10AQ190是E2V公司的一款高速ADC芯片，具有10bit分辨率，最高采樣率可達(dá)5GHz。在如此高速的ADC接口設(shè)計中，時鐘和數(shù)據(jù)穩(wěn)定的相位關(guān)系、同步性能的好壞將直接影響信號采集的質(zhì)量，必須采用源同步技術(shù)，保證采樣時鐘和數(shù)據(jù)嚴(yán)格同步、時序關(guān)系穩(wěn)定。此外，對于高速ADC芯片EV10AQ190，內(nèi)部集成了多路ADC，通過采用多通道ADC交錯采樣拼接技術(shù)來獲得更高采集變換速率。因此，多個通道ADC輸出幅度、相位、直流偏置是否一致將直接影響采樣拼接后的高速ADC輸出信號質(zhì)量，高速ADC接口電路設(shè)計時必須對EV10AQ190芯片內(nèi)部4路ADC進(jìn)行幅相一致性校正。

本文提出了一種基于片同步(CHIPSYNC)技術(shù)的高速ADC接口電路設(shè)計方案，利用XILINX公司Virtex－6系列FPGA完成了高速ADC接口設(shè)計，實現(xiàn)了采樣時鐘和數(shù)據(jù)的動態(tài)相位調(diào)整，確保了高速ADC的穩(wěn)定、可靠工作。同時，采用了多路校正技術(shù)對芯片EV10AQ190內(nèi)部4路ADC的偏置(Offset)、增益(Gain)、相位(Phase)進(jìn)行校正，保證多通道ADC輸出的幅相一致性，確保高速ADC的動態(tài)性能指標(biāo)滿足設(shè)計要求。

1　高速ADC器件EV10AQ190［4］

EV10AQ190是E2V公司的一款低功耗、高性能模數(shù)轉(zhuǎn)換芯片，片內(nèi)集成了4路1.25 GHz采樣率、10 bit分辨率ADC，輸出為LVDS標(biāo)準(zhǔn)電平，可以工作在單通道、雙通道、四通道3種模式，最高采樣率可達(dá)5 GHz。EV10AQ190內(nèi)部集成了1∶1和1∶2的數(shù)據(jù)多路分離器(DMUX)和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，方便與多種類型的高速FPGA直接相連，實現(xiàn)高速率的數(shù)據(jù)存儲和處理。為了補(bǔ)償由于器件參數(shù)離散和傳輸路徑差異所造成的采樣數(shù)據(jù)誤差，該ADC具有針對每路ADC數(shù)據(jù)的增益、偏置、相位的控制和校正。EV10AQ190提供測試和自檢功能，方便用戶根據(jù)自己的習(xí)慣對ADC是否正常工作進(jìn)行測試和對時序是否對齊進(jìn)行調(diào)試。

EV10AQ190可以工作在3種模式下，分別是采樣率為1.25 GHz的四通道模式，采樣率為2.5 GHz的雙通道模式以及采樣率為5 GHz的單通道模式。EV10AQ190的所有控制參數(shù)，包括通道選擇、旁路模式、編碼格式、輸出多路分離器、積分非線性校正、偏置校正、增益校正、相位校正等，均可通過SPI串行控制端口對相應(yīng)的控制寄存器進(jìn)行設(shè)置。

本文中，EV10AQ190配置工作在單通道模式，如圖1所示。

圖1　單通道模式時鐘驅(qū)動(模擬信號由AAI/AAIN輸入)

外部模擬信號通過一個射頻轉(zhuǎn)換器將單端信號轉(zhuǎn)換成差分信號，可選擇A、B、C、D任一通道輸入，輸入信號在內(nèi)部同其他3路ADC連通，且4路ADC時鐘均由同一外部時鐘驅(qū)動，即4路ADC共用時鐘電路。在單通道模式下，外部輸入2.5 GHz時鐘，該時鐘會被2分頻為1.25 GHz，以驅(qū)動內(nèi)部采樣時鐘。同相的1.25 GHz時鐘驅(qū)動A路ADC，同時反相的1.25 GHz時鐘驅(qū)動B路ADC，同相的1.25 GHz時鐘經(jīng)過90°延時后驅(qū)動C路ADC，反相的1.25 GHz時鐘經(jīng)過90°延時后驅(qū)動D路ADC，在此交錯拼接模式下將得到最高5GHz的等效采樣率。

2　高速ADC接口設(shè)計中的關(guān)鍵技術(shù)

2.1基于片同步技術(shù)的高速ADC接口

片同步(CHIPSYNC)是XILINX公司命名的一種同步技術(shù)，其本質(zhì)是一種源同步技術(shù)，目的是為FPGA提供一個高速的源同步數(shù)據(jù)總線接口。它是XILINX公司在Virtex－4及之后系列FPGA上采用的一種技術(shù)，XILINX FPGA內(nèi)部具有若干全局時鐘緩沖器(BUFG)和區(qū)域時鐘緩沖器(BUFR)，特別適合做源同步接口。FPGA片內(nèi)每個I/O管腳中集成了一個64階的可編程調(diào)節(jié)信號延遲的延時模塊(IODELAY)，可精確控制信號延時實現(xiàn)采樣時鐘和數(shù)據(jù)相位的動態(tài)調(diào)整，從而確定信號采集的最佳采樣點，實現(xiàn)高速ADC接口的可靠、穩(wěn)定工作。

圖2為基于片同步技術(shù)的4GHz采樣高速ADC接口電路原理框圖，主要包括高速ADC和高性能FPGA接口處理2部分。

模擬輸入信號經(jīng)過巴倫(BALUN)變壓器完成單端信號到差分信號的轉(zhuǎn)換，然后輸入到高速ADC芯片EV10AQ190的模擬輸入端。利用XILINX公司高性能Virtex－6系列FPGA芯片XC6VSX315T中的40對LVDS管腳接收來自EV10AQ190的4路10 bit 1 000 Mbit/s的輸出數(shù)據(jù)，并用4個LVDS專用時鐘輸入通道接收4路ADC輸出的500MHz同步采樣時鐘(DDR輸出，采樣時鐘為數(shù)據(jù)速率的一半)。FPGA接收到的4路1 000 Mbit/s高速數(shù)據(jù)后，經(jīng)過內(nèi)部1: 4串并轉(zhuǎn)換模塊(ISERDES)后，變成16路并行10 bit數(shù)據(jù)，速度降為250 Mbit/s，便于FPGA內(nèi)部處理并和低速的外部存儲器相連。

圖2　4.0GHz采樣高速ADC接口電路原理框圖

2.1.1高速ADC

EV10AQ190工作在單通道模式下，模擬信號從ADC的A通道輸入，且DMUX=1: 1輸出模式，此時ADC工作時序如圖3所示。

圖3中，芯片A端口上的模擬輸入將會在AHD0～AHD9、BHD0～BHD9、CHD0～CHD9和DHD0～DHD9上以交錯方式輸出。本文中，信號采樣率為4 GHz，輸入芯片時鐘頻率為2 GHz，內(nèi)部4路ADC采樣時鐘為輸入時鐘頻率的一半，即內(nèi)部4路ADC以1 GHz進(jìn)行采樣。ADC變換數(shù)據(jù)以DDR方式輸出，輸出1 000 Mbit/s速率數(shù)據(jù)的同時輸出500 MHz同步采樣時鐘，輸出數(shù)據(jù)位寬為4×10=40對LVDS信號。

圖3　EV10AQ190單通道模式1: 1 DMUX模式的工作時序

2.1.2ADC與FPGA數(shù)據(jù)接口

FPGA內(nèi)部數(shù)據(jù)和時鐘接收處理框圖如圖4所示，ADC數(shù)據(jù)和ADC時鐘信號通過專用差分?jǐn)?shù)據(jù)接口IBUFDS和IBUFGDS進(jìn)入FPGA內(nèi)部，經(jīng)精確延時模塊IODELAY進(jìn)行相位動態(tài)調(diào)整，再經(jīng)過輸入串并變換模塊ISERDES作1: 4串并轉(zhuǎn)換，完成高速ADC數(shù)據(jù)的接收。

圖4　FPGA內(nèi)部數(shù)據(jù)和時鐘接收框圖

FPGA內(nèi)部數(shù)據(jù)和時鐘接收功能采用VERILOG語言編程，設(shè)計中利用XILINX仿真軟件ISim對該程序進(jìn)行了功能仿真。定義輸入的仿真激勵信號為4路10 bit數(shù)據(jù)和時鐘，分別命名為ADC_AHD［9: 0］、ADC_BHD［9: 0］、ADC_CHD［9: 0］、ADC_DHD ［9: 0］和RX_CLK，用來模擬ADC芯片EV10AQ190輸出的4路DDR方式的采樣數(shù)據(jù)和時鐘。其中，ADC_AHD為0～99循環(huán)計數(shù)，ADC_BHD為100～199循環(huán)計數(shù)，ADC_CHD為200～299循環(huán)計數(shù)，ADC_DHD為300～399循環(huán)計數(shù)，如圖5所示。

圖5　FPGA內(nèi)部時序仿真激勵信號

FPGA內(nèi)部時序仿真結(jié)果如圖6所示。

圖6中，reg0～15［9: 0］為FPGA輸出的經(jīng)過1: 4串并轉(zhuǎn)換(ISERDES)后的16路10 bit數(shù)據(jù)。從圖中可以看出，來自ADC芯片的4路高速串行數(shù)據(jù)變?yōu)?6路較低速的并行數(shù)據(jù)，信號速率降為原來的1/4，并且輸出數(shù)據(jù)相對輸入數(shù)據(jù)具有十多個時鐘周期的延時，時序嚴(yán)格同步，驗證了FPGA內(nèi)部數(shù)據(jù)和時鐘接收處理程序的正確性。

圖6　FPGA內(nèi)部時序仿真結(jié)果

2.2 QDR存儲電路設(shè)計

高速ADC采集變換輸出數(shù)據(jù)經(jīng)過FPGA進(jìn)行串并轉(zhuǎn)換降速處理、存儲器接口控制后可外接DDR(雙倍數(shù)據(jù)速率)或QDR(四倍數(shù)據(jù)速率)存儲器中進(jìn)行緩存，本文高速ADC接口電路用于寬帶雷達(dá)回波模擬系統(tǒng)，F(xiàn)PGA外接存儲器為QDR SRAM存儲器，用來實現(xiàn)對雷達(dá)發(fā)射信號的存儲轉(zhuǎn)發(fā)。

本文使用了CYPRESS公司的2片QDR SRAM存儲器CY7C2565KV18，F(xiàn)PGA和QDR存儲器之間的接口電路如圖7所示。

圖7　QDR存儲器接口電路原理框圖

ADC芯片EV10AQ190輸出的4路10 bit高速數(shù)據(jù)經(jīng)過FPGA進(jìn)行1: 4串并變換后變?yōu)?6路10 bit數(shù)據(jù)，速率降為原來的1/4，便于和低速的QDR存儲器接口。再經(jīng)過FPGA內(nèi)部QDR讀寫控制器(XILINX FPGA內(nèi)部專用的IP Core)后送到2片QDR存儲器CY7C2565KV18中進(jìn)行暫存。

2.3多路ADC校正技術(shù)

2.3.1ADC輸出信號的雜散電平［2，11］

對于ADC輸入一頻率為f0的正弦信號Xa(t) = Asin(ω0t)，設(shè)ADC采樣變換時鐘信號頻率為fc，周期為Tc，脈寬為τc。若ADC量化位數(shù)為m，量化輸出值個數(shù)N = 2m－1，則根據(jù)參考文獻(xiàn)［2］可推導(dǎo)出ADC輸出信號的表達(dá)式為:

式中，

從式(1)可以看出，ADC輸出信號頻率成分包括2部分:有用信號ω0和ω0的各次諧波分量(式(1)中的第一項)以及有用信號與采樣時鐘信號間的各次交調(diào)分量(式(1)中的第2項)。有用信號(ω0)的諧波分量可通過ADC之后的低通濾波器濾除，而有用信號和采樣時鐘間的某些交調(diào)分量，如ωc－ω0、ω0－ωc、2ωc－ω0頻率成分，會落在低通濾波器通帶內(nèi)，無法濾除，影響ADC輸出信號無雜散動態(tài)范圍(SFDR)。因此，要提高ADC動態(tài)性能，必須盡量減小有用信號和采樣時鐘間的交調(diào)分量。

2.3.2EV10AQ190中多路ADC校正方法

EV10AQ190芯片內(nèi)部包含4個1.25 GHz采樣率的ADC，通過交錯采樣拼接技術(shù)實現(xiàn)單通道最高5 GHz采樣率。因此，要保證單通道模式下ADC輸出信號質(zhì)量，減小ADC輸出信號雜散電平，必須確保內(nèi)部4路ADC的幅度相同，相位上嚴(yán)格相差90°，即需要對EV10AQ190芯片內(nèi)部4路ADC的直流偏置、增益、相位參數(shù)值進(jìn)行校正，可通過內(nèi)部SPI串行控制端口對相應(yīng)的控制寄存器進(jìn)行設(shè)置來完成。

EV10AQ190芯片工作在單通道模式下，若輸入芯片時鐘為fc，則內(nèi)部4路ADC采樣率為fc/2，等效采樣率為2fc。輸入信號頻率為fin。根據(jù)2.3.1分析結(jié)果，影響ADC輸出信號SFDR性能的是有用信號和采樣時鐘間的某些交調(diào)分量，如fc－fin、fc/2－fin和fin－fc/2等均有可能落在低通濾波器通帶內(nèi)，必須盡量抑制。通過幅相一致性校正技術(shù)可有效減小這些交調(diào)分量的大小。

EV10AQ190芯片內(nèi)部多路ADC校正應(yīng)注意兩點:一是校正順序是先校偏置，再校增益，最后校相位;二是校正時選擇輸入模擬信號頻率應(yīng)選ADC最大頻率點。對于5 GHz采樣，每路ADC采樣率為1.25 GHz，故可選擇輸入校正信號頻率點為600.59 MHz。

(1)偏置校正(Offset Calibration)

多通道ADC直流偏置不同將會影響輸出信號雜散分量中fc/2頻率信號電平大小，從而影響高速ADC的動態(tài)性能。

由于ADC的偏置對增益和相位都有影響，因此首先應(yīng)對偏置進(jìn)行校正。EV10AQ190輸出為10 bit無符號數(shù)，最大輸出值是1 023，故直流偏置理論上應(yīng)該為511。偏置的校正方法如下: ADC無信號輸入的情況下，記錄ADC輸出數(shù)據(jù)，計算4個通道ADC輸出數(shù)據(jù)的平均值，看平均值是否是511，如果是511說明偏置已經(jīng)校好，如果不是，則通過SPI串口控制EV10AQ190的偏置控制寄存器來調(diào)整ADC偏置，調(diào)整完成，記錄并設(shè)置好4個通道偏置控制寄存器的值。

(2)增益校正(Gain Calibration)

多通道ADC增益不同將會影響輸出信號雜散分量中fc－fin，fc/2－fin和fin－fc/2頻率信號電平大小，即影響輸入信號的鏡像頻率成分，從而影響ADC的動態(tài)性能。

對增益的校正需要保證偏置已經(jīng)校正完成。增益的校正方法如下: ADC輸入一個正弦信號，推薦頻率為600.59 MHz，幅度為500 mV，記錄下4個通道的采集數(shù)據(jù)并做FFT變換，比較4個通道采集數(shù)據(jù)頻譜的幅度是否相同。如果不同，以一個通道為標(biāo)準(zhǔn)，通過控制EV10AQ190的增益控制寄存器調(diào)整其他3個通道的增益，調(diào)整完成，記錄并設(shè)置好增益控制寄存器的值。增益校正過程要求輸入正弦信號和采樣時鐘信號要嚴(yán)格同源。

(3)相位校正(Phase Calibration)

多通道ADC相位不校準(zhǔn)會影響輸出信號雜散分量中fc－fin，fc/2－fin和fin－fc/2頻率信號電平大小，即影響輸入信號的鏡像頻率成分，從而影響ADC的動態(tài)性能。

相位校正前應(yīng)保證偏置和增益校正已完成。相位校正過程要求EV10AQ190輸入模擬信號頻率是輸入時鐘的2倍，是內(nèi)部4通道ADC采樣率的4倍。對于EV10AQ190工作在單通道5 GHz采樣模式下，輸入時鐘頻率為2.5 GHz，內(nèi)部每路ADC采樣率為1.25 GHz，則將ADC的輸入模擬信號頻率設(shè)置為5 GHz。如果EV10AQ190內(nèi)部4路ADC相位嚴(yán)格相差90°，由于輸入信號頻率是內(nèi)部ADC采樣時鐘頻率的4倍，則4個通道采集變換輸出信號幅度相等，4路ADC輸出將在一條直線上，如圖8所示。因此，相位校正時可以通過設(shè)置EV10AQ190的相位控制寄存器來調(diào)整A、B、C、D 4個通道采樣時鐘的相位，使得4路輸出信號值(Ai、Bi、Ci、Di，i=1，2，3，…)盡量相等。

相位校正方法如下: ADC輸入一正弦信號，頻率是輸入采樣時鐘的2倍。記錄4個通道ADC輸出數(shù)據(jù)，如果4路ADC輸出數(shù)據(jù)相同，說明相位校正完成。如果不同，則以一個通道為基準(zhǔn)，通過控制EV10AQ190的相位控制寄存器調(diào)整其他3個通道的相位，使得4個通道ADC輸出值相同。相位校正過程要求輸入正弦信號和采樣時鐘信號要嚴(yán)格同源。

圖8　ADC相位校正原理

3　實驗與結(jié)果

高速ADC接口程序在XILINX公司的ISE軟件中經(jīng)過邏輯綜合、布局布線、目標(biāo)代碼生成等過程，最終用高性能FPGA芯片XC6VSX315T實現(xiàn)，并下載到高速ADC接口電路板上的FPGA進(jìn)行了實驗驗證。

實驗過程設(shè)計如下:首先由信號源產(chǎn)生一點頻信號，頻率為500 MHz，輸入采樣時鐘為2 GHz，高速ADC采樣率為4 GHz。500 MHz點頻信號經(jīng)過高速ADC芯片后變?yōu)?路并行的數(shù)字信號，數(shù)據(jù)速率為1 000 Mbit/s，進(jìn)入FPGA芯片。然后在XILINX公司ChipScope Analyzer軟件中采集觀測高速ADC信號經(jīng)過1:4串并變換后的數(shù)據(jù)，得到了16路10bit穩(wěn)定的數(shù)據(jù)，并用總線(bus)波形圖方式顯示，如圖9所示。

圖9　FPGA內(nèi)部采集的ADC輸出信號

圖9表明，用頻率為4 GHz的采樣時鐘對頻率為500 MHz的正弦信號進(jìn)行采樣所得到的高速數(shù)據(jù)經(jīng)過本文設(shè)計的高速ADC接口電路處理后得到了完美的正弦信號數(shù)據(jù)，從而證明了高速ADC接口電路的正確性和有效性。

另外，為測試多路校正技術(shù)對高速ADC接口電路性能影響效果，本文對校正前和校正后ADC輸出信號的無雜散動態(tài)范圍(SFDR)進(jìn)行了測試。測試結(jié)果為:幅相一致性校正前輸出信號SFDR為35 dBc，校正后輸出信號SFDR能夠達(dá)到42 dBc，提高了約7 dBc。可見，多路校正技術(shù)對于改善高速ADC動態(tài)性能是十分明顯的。

4　結(jié)論

本文針對E2V公司的高速ADC芯片

EV10AQ190，介紹了一種高速ADC接口電路設(shè)計方案。通過采用FPGA片同步技術(shù)和多路ADC校正技術(shù)，解決了高速電路中數(shù)據(jù)與時鐘的時序同步以及多通道ADC幅相一致性校正問題，確保了高速ADC的動態(tài)性能和可靠性。文章最后給出了硬件調(diào)試結(jié)果。

實驗結(jié)果表明，通過校正EV10AQ190芯片內(nèi)部4路

ADC的偏置、增益、相位并采用FPGA片同步技術(shù)，該高速ADC接口電路采樣率可達(dá)4 GHz以上，雜散優(yōu)于42 dBc，高速ADC輸出數(shù)據(jù)能夠穩(wěn)定、可靠的鎖存到FPGA內(nèi)部。該接口電路方案已成功應(yīng)用到某寬帶雷達(dá)回波模擬系統(tǒng)高速信號采集的設(shè)計中。

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肖漢波(1975－)，男，漢族，江西吉安人，中國工程物理研究院電子工程研究所副研究員。主要研究方向為雷達(dá)回波模擬、雷達(dá)信號處理等，xiaohanbo@ tom.com。

Design of Multi-Channel Analog Signal Source Based on FPGA

JIA Xingzhong，ZHANG Kaihua，REN Yongfeng*
(National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China)

Abstract:For the requirements of analog signal source in the field of aerospace test，we proposed a new method of signal source realization，which use software to generate the waveform data with real-time programming.According to the rational design of waveform reconstruction circuit，signal conditioning circuit and multi-channel circuit，the control logic of FPGA realized the waveform reconstruction and multi-channel output.Because of the particularity of square wave signal at the time of rising edge or falling edge，we designed specifically for the square wave generating circuit.After the experimental verification，the damping characteristic of the original design is improved，which have a reliable output and high precision，satisfication to the technical requirements.Currently，the signal source has been widely used in a number of aerospace tests.

Key words:analog signal source; real-time programming; multi-channel; FPGA; square signal

中圖分類號:TN79+2

文獻(xiàn)標(biāo)識碼:A

文章編號:1005－9490(2015) 03－0569－07

收稿日期:2014－12－11修改日期: 2015－01－10

doi:EEACC: 123010.3969/j.issn.1005－9490.2015.03.020