聞?wù)h，趙文魁，方紹明

（深圳方正微電子有限公司，廣東 深圳 518116）

1 引言

設(shè)有PIP（Polysilicon-Insulator-Polysilicon，多晶硅-介電層-多晶硅）電容的混合模式（Mix-mode）器件，在CMOS（Complementary Metal-Oxide-Semiconductor，互補式金屬-氧化物-半導體）器件等半導體電路中得到了廣泛的應(yīng)用，通常用于防止模擬電路發(fā)射噪聲和頻率調(diào)制。

在CMOS制造工藝中，電容的制作非常重要。以電容材質(zhì)分類，可分為兩種，一種是MOS電容，即襯底為一極，以多晶硅為另一極，以氧化層為介電質(zhì)。另一種是PIP電容，以第一層多晶硅為電容的一極，以另一層多晶硅為另一極，以兩層多晶硅間的氧化層（或為氧化層和氮化硅的組合）為介電層。在MOS電容里，由于襯底的積累效應(yīng)，在不同電壓下，MOS電容表現(xiàn)出不同的電容值[1]，這就給電路的穩(wěn)定工作帶來負面影響。而PIP電容可避免這一問題，因為它的兩極都由多晶硅構(gòu)成，無論工作在什么電壓下，其電容值都處于穩(wěn)定狀態(tài)。

2 PIP電容的不同制作技術(shù)

本文介紹4種不同的PIP電容制作技術(shù)，并比較了各自的優(yōu)缺點。4種不同的方法，其實就是PIP電容工藝在CMOS工藝中的位置不同，因而對CMOS器件造成的影響也不同。4種不同的方法分別是：PIP電容工藝放置在第一層多晶硅刻蝕之后、PIP電容工藝放置在側(cè)墻氧化層刻蝕之后、PIP電容放置在源漏離子注入之后和PIP電容放置在第一層多晶硅沉積之后。本文的圖例和討論均以PIP電容工藝對NMOS器件的影響為例。

2.1 PIP工藝在第一層多晶硅刻蝕之后

以下步驟中，第四、五、六步是PIP工藝步驟。

第一步，定義阱區(qū)、有源區(qū)，閾值離子注入，并生長柵氧化層；

第二步，第一層多晶硅（Poly1）沉積；

第三步，第一層多晶硅光刻和刻蝕；

第四步，PIP電容介電層的沉積；

第五步，作為PIP電容上極板的第二層多晶硅（Poly2）的沉積，如圖1（a）；

第六步，第二層多晶硅的光刻和刻蝕，此步需要把第二層多晶硅和電容介電層一起刻蝕掉，但是不可避免的，在第一層多晶硅的側(cè)壁會有第二層多晶硅的殘留，如圖1（b）所示；

第七步，NLDD的光刻和注入，如圖1（c）；

第八步，側(cè)墻（Spacer）氧化層沉積和刻蝕，形成側(cè)墻，如圖1（d）；

第九步，源漏區(qū)（Nplus）的光刻和注入，如圖1（e）。

這種方法的優(yōu)點是介電層和第二層多晶硅的步驟在N型輕摻雜漏極（NLDD）注入和源漏注入之前，其引入的熱過程對器件影響較小。

圖1 PIP工藝在第一層多晶硅刻蝕之后

缺點體現(xiàn)在兩個方面。一是對器件結(jié)構(gòu)的影響。在第二層多晶硅刻蝕時，即便將刻蝕程序調(diào)整到最優(yōu)化，也會在第一層多晶硅的側(cè)壁留下第二層多晶硅的殘留，這個殘留會變相增大金屬氧化物半導體晶體管的溝道長度，影響器件的電流等參數(shù)[2]。第二方面體現(xiàn)在第二層多晶硅的刻蝕工藝上，此步刻蝕工藝需要盡可能地將第二層多晶硅的殘留刻蝕干凈（盡管不可能），在調(diào)試上難度較大。

關(guān)于殘留的產(chǎn)生，主要原因是：第二層物質(zhì)由于臺階覆蓋性，依附于第一層物質(zhì)的側(cè)壁，這樣側(cè)壁處的第二層物質(zhì)要比其他區(qū)域的第二層物質(zhì)厚許多。處于這種形貌下，在刻蝕第二層物質(zhì)中，在其他區(qū)域的第二層物質(zhì)刻蝕完成時，側(cè)壁處的第二層物質(zhì)仍然有部分沒有刻蝕干凈，形成殘留[3]。

2.2 PIP工藝在側(cè)墻氧化層刻蝕之后

以下步驟中，第六、七、八步是PIP工藝步驟。

第一步，定義阱區(qū)、有源區(qū)，閾值離子注入，并生長柵氧化層；

第二步，第一層多晶硅沉積；

第三步，第一層多晶硅光刻和刻蝕；

第四步，NLDD的光刻和注入；

第五步，側(cè)墻氧化層沉積和刻蝕，形成側(cè)墻，如圖2（a）；

第六步，PIP電容介電層的沉積，如圖2（b）；

第七步，作為PIP電容上極板的第二層多晶硅的沉積，如圖2（c）；

第八步，第二層多晶硅的光刻和刻蝕，此步需要把第二層多晶硅和電容介電層一起刻蝕掉。由于側(cè)墻的存在，避免了第二層多晶硅的殘留，如圖2（d）所示；

第九步，源漏區(qū)的光刻和注入，如圖2（e）。

圖2 PIP工藝在側(cè)墻氧化層刻蝕之后

這種方法的優(yōu)點是避免了第二層多晶硅的刻蝕殘留，工藝易于實現(xiàn)。原因是第二層多晶硅生長在側(cè)墻之上，側(cè)墻之上的第二層多晶硅和其他區(qū)域的第二層多晶硅的厚度基本相同。在刻蝕時，第二層多晶硅可以均勻地刻蝕完，不會有殘留。由于沒有第二層多晶硅殘留，器件結(jié)構(gòu)和標準工藝的器件結(jié)構(gòu)完全相同。

該方法的缺點是PIP工藝引入的熱過程對器件參數(shù)造成了影響，尤其是對NLDD（N型輕摻雜漏極）注入離子會有擴散的副作用，會引起開啟電壓漂移以及熱載流子效應(yīng)的增強。

2.3 PIP工藝在源漏離子注入之后

以下步驟中，第七、八、九步是PIP工藝步驟。

第一步，定義阱區(qū)、有源區(qū)，閾值離子注入，并生長柵氧化層 ；

第二步，第一層多晶硅沉積；

第三步，第一層多晶硅光刻和刻蝕；

第四步，NLDD的光刻和注入；

第五步，側(cè)墻氧化層沉積和刻蝕，形成側(cè)墻，如圖3（a）；

第六步，源漏區(qū)的光刻和注入，如圖3（b）；

第七步，PIP電容介電層的沉積，如圖3（c）；

第八步，作為PIP電容上極板的第二層多晶硅的沉積，如圖3（d）；

第九步，第二層多晶硅的光刻和刻蝕，此步需要把第二層多晶硅和電容介電層一起刻蝕掉。由于側(cè)墻的存在，避免了第二層多晶硅的殘留，如圖3（e）所示。

圖3 PIP工藝在源漏離子注入之后

這種方法和2.2節(jié)所描述的方法基本相同，只是把PIP工藝放在源漏注入之后。和2.2節(jié)相同，其優(yōu)點是避免了第二層多晶硅的刻蝕殘留，工藝易于實現(xiàn)。

該方法的缺點同樣是PIP工藝引入的熱過程對器件參數(shù)造成了影響。相比2.2節(jié)的方法，它不僅影響NLDD離子，而且還影響源漏離子，增加這兩個區(qū)域離子的橫向和縱向擴散距離，最終可能會造成開啟電壓漂移、熱載流子效應(yīng)增強、源漏漏電增大和擊穿電壓下降等問題。

2.4 PIP工藝在第一層多晶硅沉積之后

以下步驟中，第三、四、五步是PIP工藝步驟。

第一步，定義阱區(qū)、有源區(qū)，閾值離子注入，并生長柵氧化層 ；

第二步，第一層多晶硅沉積；

（2）減少獨董可兼職的企業(yè)，將獨董可兼職公司由五家減少為兩家。保證獨董的精力與時間，同時避免因兼任公司過多而引起混亂等情況的發(fā)生，增加獨董對企業(yè)的責任感和工作熱情，提高其對企業(yè)的歸屬感。

第三步，PIP電容介電層的沉積，如圖4（a）；

第四步，作為PIP電容上極板的第二層多晶硅的沉積，如圖4（b）；

第五步，第二層多晶硅的光刻和刻蝕，此步需把第二層多晶硅和電容介電層一起刻蝕掉，如圖4（c）；

第六步，第一層多晶硅光刻和刻蝕，如圖4（d）；

第七步，NLDD的光刻和注入；

第八步，側(cè)墻氧化層沉積和刻蝕，形成側(cè)墻；

第九步，源漏區(qū)的光刻和注入，如圖4（e）。

圖4 PIP工藝在第一層多晶硅沉積之后

本方法將PIP制作的步驟放到第一層多晶硅沉積之后，打破了傳統(tǒng)方法中第二層多晶硅在第一層多晶硅刻蝕之后的思維定勢，既解決了工藝中容易出現(xiàn)第二層多晶硅殘留的問題，又避免了PIP引入的熱過程影響器件。

本工藝方案的特點是，它繼承了2.1節(jié)中方法的優(yōu)點，將PIP步驟放在了N型輕摻雜漏極注入之前，避免了PIP工藝引入的熱過程影響器件參數(shù)；同時它又具備了2.2節(jié)中方法的優(yōu)點，在第二層多晶硅刻蝕時，因為第一層多晶硅沒有臺階，所以不會留下第二層多晶硅的殘留。

3 結(jié)果分析及討論

3.1 不同制造方法的工藝實現(xiàn)要點

上述4種工藝方法的核心工藝是第二層多晶硅的干法刻蝕。不同的方案對于工藝的影響也不同。

表1 不同方案對于多晶硅刻蝕工藝的影響

第二層多晶硅刻蝕應(yīng)該盡量避免多晶硅殘留。對于PIP工藝在第一層多晶硅刻蝕之后的方案，殘留是不可避免的，此時應(yīng)該盡量優(yōu)化刻蝕工藝，讓殘留最少，以盡可能減少對器件結(jié)構(gòu)的影響。對于其他3種PIP工藝方案，一般不會出現(xiàn)殘留問題。

表2 第二層多晶硅刻蝕的主要參數(shù)

圖5是PIP工藝在第一層多晶硅刻蝕之后的方案，盡管經(jīng)過了大量的程序優(yōu)化調(diào)試，它在第一層多晶硅的側(cè)壁仍然出現(xiàn)了第二層多晶硅的殘留。

圖5 PIP工藝在第一層多晶硅刻蝕之后的第二層多晶硅殘留

圖6是PIP工藝在側(cè)墻氧化層刻蝕之后和PIP工藝在源漏離子注入之后的形貌圖，由于第一層多晶硅兩邊側(cè)墻的存在，沒有再出現(xiàn)第二層多晶硅的殘留現(xiàn)象。

圖6 PIP工藝在側(cè)墻刻蝕之后的形貌圖

3.2 不同制造方法對器件參數(shù)的影響

上述討論的4種不同的PIP工藝方案，由于PIP工藝步驟在整個CMOS工藝流程中的位置不同，所以它對CMOS器件參數(shù)的影響也不相同。對于器件參數(shù)的影響，主要體現(xiàn)在PIP工藝引入的熱過程的影響。介電層和第二層多晶硅都會引入熱過程，介電層通常含有氧化層，熱氧化層的溫度最高可達1200 ℃[4]，多晶硅的溫度可達700 ℃。這些熱過程對金屬氧化物半導體晶體管的影響是比較大的。

表3 不同的方案對于器件結(jié)構(gòu)的影響

通過實際工程試驗，表4列出了不同PIP工藝的MOS管參數(shù)差異，以L/W=0.8 μm/20 μm的NMOS器件參數(shù)為例。

表4 不同方案對于器件參數(shù)的影響

從表4可以看到，與無PIP電容的標準NMOS參數(shù)相比，前面3種工藝都存在較大的參數(shù)偏差。特別值得注意的是，第二種和第三種方法的ΔVt均已經(jīng)超過原Vt值的10%，按照測試標準已經(jīng)失效。通過對比，只有第4種方法，即PIP工藝在第一層多晶硅沉積之后，其器件參數(shù)與無PIP電容的標準器件參數(shù)相差無幾。

3.3 不同制造方法的版圖設(shè)計要求

必須注意的是，不同的工藝方案，PIP的版圖設(shè)計要求也不同。對于前三種方案（PIP工藝在第一層多晶硅刻蝕之后、PIP工藝在側(cè)墻氧化層刻蝕之后和PIP工藝在源漏離子注入之后），兩層多晶硅的版圖的相對位置沒有特別的要求。而對于第四種方案，即PIP工藝在第一層多晶硅沉積之后，必須避免第二層多晶硅區(qū)域延伸到第一層多晶硅外。如果出現(xiàn)這種情況，本應(yīng)該刻蝕掉的第一層多晶硅就會被第二層多晶硅擋住，導致第一層多晶硅有部分會刻蝕不到。第四種方案（PIP工藝在第一層多晶硅沉積之后）的PIP版圖設(shè)計應(yīng)該遵循圖7的設(shè)計方法，避免圖8的設(shè)計方法。

4 結(jié)束語

嵌入PIP電容的CMOS工藝在集成電路設(shè)計和制造中是常常遇到的。本文詳細分析了PIP的4種方案的優(yōu)缺點。通過以上對比，得到以下結(jié)論：第四種PIP工藝方案，即PIP工藝在第一層多晶硅沉積之后是最優(yōu)化的方案，不僅工藝簡單，而且對器件參數(shù)也沒有任何影響。經(jīng)過實際流片，也證實了這個結(jié)論。

圖7 第四種工藝方案應(yīng)該遵循的設(shè)計方法

圖8 第四種工藝方案應(yīng)該避免的設(shè)計方法

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