HEVC幀內(nèi)預(yù)測Planar和DC模式算法的并行化設(shè)計(jì)

謝曉燕，徐衛(wèi)芳，劉 帆

(西安郵電大學(xué) 計(jì)算機(jī)學(xué)院，陜西 西安 710061)

HEVC幀內(nèi)預(yù)測Planar和DC模式算法的并行化設(shè)計(jì)

謝曉燕，徐衛(wèi)芳，劉 帆

(西安郵電大學(xué) 計(jì)算機(jī)學(xué)院，陜西 西安 710061)

針對(duì)HEVC幀內(nèi)預(yù)測Planar和DC模式算法的特點(diǎn)，提出實(shí)現(xiàn)這兩種模式的并行化方法。該方法是通過分析推導(dǎo)Planar和DC模式算法之間的可并行性，以西安郵電大學(xué)自主設(shè)計(jì)的一款面向圖形、圖像應(yīng)用的陣列處理器PAAG(Polymorphic Array Architecture for Graphics and Image Processing)平臺(tái)為基礎(chǔ)，采用最優(yōu)的數(shù)據(jù)分配方式，合理地設(shè)計(jì)了多處理單元并行工作的算法程序。實(shí)驗(yàn)結(jié)果表明Planar預(yù)測模式和DC預(yù)測模式在多處理單元上的并行實(shí)現(xiàn)，相比于單核的串行運(yùn)算速度分別提高了84%和81%，串/并行加速比分別達(dá)到6.34和5.44。該并行化算法減少了視頻的編解碼時(shí)間，其數(shù)據(jù)分配方案對(duì)于幀內(nèi)預(yù)測算法在多核結(jié)構(gòu)上的并行化研究也有一定的參考價(jià)值。

HEVC；幀內(nèi)預(yù)測；并行化；數(shù)據(jù)分配；陣列處理器

高效率視頻編碼(High Efficiency Video Coding，HEVC)是由 ITU-T 和ISO/IEC 聯(lián)合發(fā)布的新一代視頻編碼標(biāo)準(zhǔn)，它能顯著提高視頻壓縮效率和視頻流質(zhì)量，并支持低帶寬的網(wǎng)絡(luò)，具有良好的網(wǎng)絡(luò)親和力。相比較現(xiàn)有的視頻標(biāo)準(zhǔn)H.264/AVC，HEVC能夠保證在同等視頻質(zhì)量下，減少50%左右的比特率[1]。HEVC標(biāo)準(zhǔn)中的幀內(nèi)預(yù)測被認(rèn)為是H.264/AVC標(biāo)準(zhǔn)中幀內(nèi)預(yù)測的擴(kuò)展，預(yù)測方法都是基于先前解碼后的相鄰空域邊界樣點(diǎn)進(jìn)行預(yù)測。不同的是，H.264/AVC提供的預(yù)測模式有9種，而HEVC提供的預(yù)測模式多達(dá)35種，包括Planar與DC模式兩種非方向模式，以及其余33種方向模式[2]。在HEVC標(biāo)準(zhǔn)中采用樹狀分層結(jié)構(gòu)來表示編碼單元大小，編碼單元又可以進(jìn)一步劃分為預(yù)測單元(Prediction Unit，PU)，PU的大小可分為4×4，8×8，16×16，32×32和64×64這5種。除了非定向預(yù)測模式中的Planar模式和DC模式會(huì)用于每個(gè)預(yù)測單元PU中，其余33個(gè)方向預(yù)測模式并不是都會(huì)用到[3-5]。所以對(duì)于使用頻率較高的Planar模式和DC模式進(jìn)行并行化設(shè)計(jì)，提高幀內(nèi)預(yù)測的預(yù)測時(shí)間，對(duì)于視頻編解碼的實(shí)時(shí)性有著重要的意義。目前對(duì)于HEVC的幀內(nèi)預(yù)測的研究主要集中在3個(gè)方向：一是對(duì)預(yù)測模式的判斷進(jìn)行研究，提出各種快速算法[6-9]；二是根據(jù)幀內(nèi)預(yù)測算法提出相應(yīng)的結(jié)構(gòu)，加速視頻編解碼過程[4，10]；三是根據(jù)宏塊劃分的結(jié)構(gòu)特點(diǎn)來設(shè)計(jì)幀內(nèi)預(yù)測的并行化方案[11-13]。而本文通過對(duì)幀內(nèi)預(yù)測模式中的兩種特殊模式(Planar預(yù)測模式和DC預(yù)測模式)的算法進(jìn)行并行化研究，進(jìn)一步縮短幀內(nèi)預(yù)測所需時(shí)間，并且這對(duì)于加速幀內(nèi)預(yù)測在多核結(jié)構(gòu)上的進(jìn)一步并行也有實(shí)際意義。

1 Planar模式和DC模式的算法研究

1.1 Planar模式的算法研究

Planar預(yù)測模式主要用于圖像紋理相對(duì)平滑而且有相對(duì)漸變過程的區(qū)域，其預(yù)測方法是使用與當(dāng)前塊待預(yù)測像素對(duì)應(yīng)的上、下、左、右4個(gè)方向的相鄰邊界上的像素值作為參考像素值，通過線性插值和求平均計(jì)算，得到當(dāng)前塊的預(yù)測值。Planar模式預(yù)測公式為

predsamples[x,y]=(nS-1-x)×p[-1,y]+(x+1)×

p[nS,-1]+(nS-1-y)×p[x,-1]+(y+1)×

p[-1,nS]+nS)>>(k+1)x,y=0，1，2，…，nS-1，

k=lb(nS)

(1)

式中：predsamples[x，y]為當(dāng)前塊的預(yù)測值；nS為當(dāng)前PU的寬度(注：nS是一個(gè)變量名，詳見HEVC標(biāo)準(zhǔn)，有時(shí)也寫成W，都是代表預(yù)測塊的寬度)；x為待測像素的橫坐標(biāo)；y為待測像素的縱坐標(biāo)；p[nS，-1]為上方參考像素的值；p[1，nS]為右方參考像素的值。

對(duì)式(1)拆分合并可推導(dǎo)出

predsamples[x,y]=(nS×p[-1,y]+(x+1)×

(p[nS,-1]-p[-1,y])+nS×p[x,-1]+

(y+1)×(p[-1,nS]-p[x,-1])+nS)/2nSx,

y=0，1，2，…，nS-1

(2)

可將式(2)中nS，x+1，y+1視為加權(quán)系數(shù)，那么對(duì)式(2)求解只需要2步：1)求解中間值p[nS，-1]-p[-1，y]與p[-1，nS]-p[x，-1]，如圖1所示，最右邊列(RightColumn)和最下邊行(BottomRow)即為中間值。2)對(duì)所得中間像素點(diǎn)值和已知像素點(diǎn)值進(jìn)行加權(quán)。

圖1 Planar模式的中間值求解

1.2 DC模式的算法研究

相比于Planar預(yù)測模式，DC預(yù)測模式主要用于圖像平坦紋理平滑，且沒有太多漸變的區(qū)域。預(yù)測方式為：首先將當(dāng)前塊上方已解碼塊的最后一行參考像素與當(dāng)前塊左側(cè)已解碼塊的最右一列參考像素求均值，作為中間變量dcVal，如式(3)所示

(k+1),k=lb(nTbS)

(3)

式中：nTbS為變換塊的大小(nTbS是一個(gè)變量名稱，不是3個(gè)變量，詳見HEVC標(biāo)準(zhǔn))；x′，y′分別為像素點(diǎn)的x，y坐標(biāo)。HEVC標(biāo)準(zhǔn)規(guī)定當(dāng)前塊的第一行第一個(gè)像素的坐標(biāo)為[0，0]。然后根據(jù)中間變量dcVal分別求出p[0，0]，p[x，0]，p[0，y]以及p[x，y]

predSamples[0,0]=(p[-1,0]+2×dcVal+p[0,-1]+

2)>>2

(4)

predSamples[x,0]=(p[x,-1]+3×dcVal+2)>>2,

x=1,2,…,nTbS-1

(5)

predSamples[0,y]=(p[-1,y]+3×dcVal+2)>>2,

x=1,2,…,nTbS-1

(6)

predSamples[x,y]=dcVal,x=1,2,…,nTbS-1

(7)

可見，DC模式先預(yù)測待預(yù)測塊的第一行的第一個(gè)像素值predSamples[0，0]；然后依次預(yù)測出待預(yù)測塊的第一行與第一列像素，即predSamples[x，0]與predSamples[0，y]；最后預(yù)測出待預(yù)測塊剩余的所有像素值。求解順序如圖2所示。

圖2 DC模式的求解順序

2 Planar和DC預(yù)測模式的并行化

2.1 PAAG仿真平臺(tái)

PAAG是面向圖形圖像處理的輕核陣列機(jī)，能夠?qū)崿F(xiàn)高效的線程級(jí)、數(shù)據(jù)級(jí)和操作級(jí)的并行運(yùn)算。其體系結(jié)構(gòu)由多個(gè)處理器簇組成，每個(gè)簇包含16個(gè)處理器單元(Processing Elements，PE)，這16個(gè)處理單元通過近鄰互聯(lián)組成4×4的二維陣列。根據(jù)視頻算法分析，視頻標(biāo)準(zhǔn)中對(duì)宏塊處理的最小單位是4×4，或者以此為基數(shù)進(jìn)行成倍增加。因此，PAAG的基本簇結(jié)構(gòu)對(duì)視頻算法的并行化有獨(dú)特的優(yōu)勢，這也是許多此類陣列機(jī)在處理視頻算法中的優(yōu)勢所在。PAAG體系結(jié)構(gòu)中，每行、列處理器分別對(duì)應(yīng)有行控制器(Row Controller，CRi)、列控制器(Column Controller，CWj)，每個(gè)行控制器和列控制器都帶有自己的程序存儲(chǔ)，可以把一行或一列處理單元重構(gòu)成SIMD模式，用來實(shí)現(xiàn)行、列的數(shù)據(jù)加載和并行運(yùn)算。PAAG結(jié)構(gòu)如圖3所示，其中CR0～CR3、CW0～CW3分別為行、列控制器，Cluster Memory是簇存儲(chǔ)器，用來存儲(chǔ)數(shù)據(jù)和程序，Cluster Controller是簇控制器，用來協(xié)調(diào)整個(gè)系統(tǒng)的工作[14]。PAAG當(dāng)前的設(shè)計(jì)最多可支持4 096個(gè)PE(PE數(shù)量是可配置的)，每個(gè)PE都有4個(gè)方向的共享存儲(chǔ)，通過它們可以向PE周圍的4個(gè)方向共享數(shù)據(jù)，實(shí)現(xiàn)數(shù)據(jù)的通信。

圖3 基本簇結(jié)構(gòu)

PAAG IDE(Integrated Develop Environment)是PAAG根據(jù)自身硬件結(jié)構(gòu)設(shè)計(jì)的一套完整的集成開發(fā)環(huán)境，它可以實(shí)現(xiàn)對(duì)各種圖形圖像處理算法并行化的硬件實(shí)現(xiàn)進(jìn)行仿真。它集成了精確的硬件時(shí)鐘計(jì)算、匯編器、程序性能統(tǒng)計(jì)與分析以及完整的調(diào)試模塊，本文設(shè)計(jì)的并行化算法在該平臺(tái)上進(jìn)行驗(yàn)證。

2.2 Planar模式并行化方案

本文基于PAAG的Planar預(yù)測模式的并行化思想是：將N×N預(yù)測塊劃分為多個(gè)4×4的小塊，這是根據(jù)PAAG的結(jié)構(gòu)所確定的，對(duì)于不同結(jié)構(gòu)的多核處理器劃分方式可以不同。通過最優(yōu)的數(shù)據(jù)分配方式，將參考像素加載到PAAG結(jié)構(gòu)中的16個(gè)PE中，通過16個(gè)PE的并行工作，快速計(jì)算出像素預(yù)測值。

以8×8的預(yù)測塊為例，首先將8×8的塊分成4個(gè)4×4的區(qū)域，以便于能充分利用16個(gè)PE并行計(jì)算。如圖4所示，整個(gè)Planar模式預(yù)測通過依次計(jì)算出區(qū)域1～4的像素來完成。

數(shù)據(jù)分析：由公式可推導(dǎo)出，參考像素A0～A7分別用于且只用于行坐標(biāo)為0～7的像素的預(yù)測，即A0只用于行坐標(biāo)為0的像素的預(yù)測，A1只用于行坐標(biāo)為1的像素的預(yù)測等。故對(duì)頂部參考像素即A0～A7，使用行加載方式。相同地，B0～B7分別用于且只用于列坐標(biāo)為0～7的像素的預(yù)測，故對(duì)最左邊列的參考像素B0～B7使用列加載方式。行列加載方式如圖5所示。

圖4 Planar預(yù)測模式參考像素的加載

圖5 行、列加載方式

第一步，對(duì)區(qū)域1并行化處理。區(qū)域1像素的預(yù)測，只需加載參考行像素A0，A1，A2，A3和H，以及參考列像素B0，B1，B2，B3和L。將參考像素按照?qǐng)D6所示的方式和順序進(jìn)行分配加載(圖中①②③④⑤⑥表示加載順序)：1)按行加載方式加載參考行像素A0，A1，A2，A3；2)按列加載方式加載參考列像素B0，B1，B2，B3；3)按行加載方式加載參考行像素H；4)按列加載方式加載參考行像素L。這樣分配數(shù)據(jù)的目的是使各個(gè)PE得到其所需的數(shù)據(jù)即可，不會(huì)加載到各PE計(jì)算用不到的數(shù)據(jù)(例如PE0計(jì)算p[0，0]就用不到參考像素B1)，同時(shí)也減少了PE間數(shù)據(jù)訪問時(shí)間。數(shù)據(jù)加載完成后，16個(gè)PE根據(jù)式(2)的第一步并行計(jì)算，即可得出圖4中區(qū)域1預(yù)測所需的中間值C0～C3以及D0～D3。求差操作得到中間值后，每個(gè)PE都得到了其用于預(yù)測所需數(shù)據(jù)，然后根據(jù)式(2)第二步進(jìn)行相應(yīng)的加權(quán)、移位操作，16個(gè)PE并行計(jì)算出圖4所示的區(qū)域1的預(yù)測值。

第二步，對(duì)區(qū)域2并行化處理。由于第一步中B0，B1，B2，B3以及M和N均已加載到各對(duì)應(yīng)PE中，因此在預(yù)測此區(qū)域時(shí)只需加載4個(gè)參考行像素A4，A5，A6，A7即可。對(duì)其按照行加載方式進(jìn)行加載如圖6。通過新加載的參考行A4～A7和第一步已加載的參考列像素B0～B3以及M和N，各PE可以根據(jù)式(2)第一步并行計(jì)算得到區(qū)域2的中間值D4～D7。此時(shí)，根據(jù)式(2)第二步對(duì)數(shù)據(jù)A4～A7、D4～D7、B0～B3和C0～C3進(jìn)行加權(quán)、移位操作，即可得到區(qū)域2的預(yù)測值。

圖6 數(shù)據(jù)加載順序

第三步，對(duì)區(qū)域3并行化處理。按列加載方式加載參考像素B4、B5、B6、B7，如圖6所示。通過新加載的參考行B4～B7和第一步加載的參考行像素A0～A3以及M和N，各PE根據(jù)式(2)第一步并行計(jì)算即可得到區(qū)域3所需中間值C4～C7。此時(shí)，各PE對(duì)已有數(shù)據(jù)并行操作即可得到區(qū)域3的預(yù)測值。

第4步，對(duì)區(qū)域4并行處理。由于區(qū)域4像素的預(yù)測所需參考行像素A4、A5、A6、A7和M，以及參考列像素B4，B5，B6，B7和N在前3步已加載完成，并且C4～C7和D4～D7均已求出，所以各PE根據(jù)式(2)第二步進(jìn)行加權(quán)、移位并行計(jì)算，即可得到區(qū)域4的預(yù)測值。

通過這4步操作即可完成HEVC幀內(nèi)預(yù)測8×8的Planar預(yù)測模式的并行化。在整個(gè)過程中，數(shù)據(jù)分配方式是最優(yōu)的，每個(gè)PE的計(jì)算都無須調(diào)用其他PE的數(shù)據(jù)，節(jié)省了存儲(chǔ)訪問時(shí)間。并且在整個(gè)過程中16個(gè)PE都能充分并行起來，每一步所得的中間數(shù)據(jù)都能巧妙地被下一步操作使用。

2.3DC預(yù)測模式并行化

根據(jù)上文介紹的HEVC標(biāo)準(zhǔn)中DC預(yù)測模式的計(jì)算方法，本文基于PAAG的DC預(yù)測模式的并行主要思想是：根據(jù)式(3)～式(7)，通過16個(gè)PE對(duì)32×32個(gè)像素進(jìn)行并行求和計(jì)算得到中間值dcVal，然后將dcVal通過鄰接互聯(lián)的方式傳遞給全部16個(gè)PE，此時(shí)，每個(gè)PE中均有預(yù)測所需的參考像素值和中間值dcVal，即可并行求出對(duì)應(yīng)的預(yù)測值。

具體實(shí)現(xiàn)方法可以分為兩步：先求中間值dcVal，再求預(yù)測值。

數(shù)據(jù)分析：從公式可看出p(0，0)的預(yù)測值可由p(-1，0)和p(0，-1)得出，故對(duì)p(0，0)進(jìn)行預(yù)測所使用的PE需要加載這兩個(gè)像素。對(duì)于p(x，0)的預(yù)測只需要用到最左側(cè)對(duì)應(yīng)坐標(biāo)值為(x，-1)的參考像素。對(duì)p(0，y)的預(yù)測只需要用到最上邊對(duì)應(yīng)坐標(biāo)值為(-1，y)的參考像素。而對(duì)于除此之外其他的p(x，y)只需要求出中間變量dcVal即可。因此以32×32的預(yù)測塊為例，將32個(gè)像素值進(jìn)行分配，如圖7所示，其中括號(hào)內(nèi)的數(shù)字表示像素的坐標(biāo)值。

圖7 DC預(yù)測模式參考像素的加載

數(shù)據(jù)分配加載完成后，通過PE的并行計(jì)算和相互間通信，即可在PE9和PE10中得到DC預(yù)測模式的中間值dcVal。

求預(yù)測值：計(jì)算預(yù)測塊各點(diǎn)的預(yù)測值。首先，將PE9與PE10中計(jì)算得到的中間值dcVal傳遞到所有PE當(dāng)中，數(shù)據(jù)傳遞方式和順序如圖8所示。

圖8 中間值dcVal的傳遞方式流程圖

圖8中，PE9將中間值dcVal分別向上、左、下3個(gè)方向傳遞至PE5、PE8和PE13；然后PE5向上傳遞至PE1，PE8向上傳遞至PE4，PE13向左傳遞至PE12；最后PE4向上傳遞至PE0。PE10的傳遞方式與PE9的方式對(duì)稱。中間值dcVal通過這三步傳遞即可到達(dá)所有的PE中，被用來對(duì)預(yù)測值進(jìn)行計(jì)算。

同時(shí)也可以看到，數(shù)據(jù)傳遞和共享是非常耗時(shí)的，所以設(shè)計(jì)中盡量避免了數(shù)據(jù)共享和存取。

此時(shí)，PE0中已經(jīng)加載了p[0，-1]和p[-1，0]，故可直接計(jì)算得到預(yù)測值p[0，0]。PE0～PE15可一次計(jì)算出除p[0，0]外的和參考行像素對(duì)應(yīng)的第一行31個(gè)預(yù)測值p[0，y]，以及和參考列像素對(duì)應(yīng)的預(yù)測塊第一列31個(gè)預(yù)測值p[x，0]。其余預(yù)測值p[x，y]直接由中間值dcVal代替，并且已經(jīng)存在于每個(gè)PE中。

這樣，各PE根據(jù)中間值dcVal大小并行計(jì)算，即可得到當(dāng)前塊的所有預(yù)測值。

3 仿真驗(yàn)證與分析

1)為了檢測本文Planar預(yù)測模式并行化方案的可行性和并行效率，將此方案映射到PAAG仿真平臺(tái)PAAG IDE上。數(shù)據(jù)加載時(shí)間為44個(gè)時(shí)鐘周期，整個(gè)并行計(jì)算完成需要241個(gè)時(shí)鐘。

為了對(duì)比Planar預(yù)測模式在PAAG上并行計(jì)算的效率，僅使用單個(gè)PE，并且對(duì)相同大小的8×8的預(yù)測塊進(jìn)行Planar預(yù)測模式的串行計(jì)算仿真，得到串行計(jì)算下Planar預(yù)測所需時(shí)鐘周期數(shù)。仿真結(jié)果表明，數(shù)據(jù)加載需要77個(gè)時(shí)鐘周期，整個(gè)預(yù)測過程需要1 527個(gè)時(shí)鐘周期。

經(jīng)仿真驗(yàn)證，Planar預(yù)測模式串行計(jì)算預(yù)測值與并行計(jì)算預(yù)測值完全吻合。Planar預(yù)測模式串行計(jì)算仿真結(jié)果與并行計(jì)算時(shí)鐘周期對(duì)比如表1所示。

表1 Planar預(yù)測模式串/并行計(jì)算時(shí)鐘周期 cycle

由表1可見，Planar預(yù)測模式的并行實(shí)現(xiàn)，可以大大減少在單個(gè)PE上串行實(shí)現(xiàn)所需的數(shù)據(jù)加載時(shí)間以及預(yù)測所用的時(shí)鐘周期數(shù)，并行算法的計(jì)算速度相比串行提高了84%，串/并行加速比達(dá)到6.34。仿真結(jié)果表明，此并行算法可以充分利用了PAAG結(jié)構(gòu)的特點(diǎn)，有效提高了Planar預(yù)測模式的計(jì)算速度。

2)將本文提出的DC預(yù)測模式方案在仿真平臺(tái)PAAG IDE上進(jìn)行仿真。仿真結(jié)果表明，計(jì)算中間值dcVal需要62個(gè)時(shí)鐘周期，完成DC預(yù)測模式的所有計(jì)算共需要146個(gè)時(shí)鐘周期。

為了對(duì)比DC預(yù)測模式在PAAG上并行計(jì)算的效率，將相同大小為32×32的預(yù)測塊在PAAG IDE仿真平臺(tái)上進(jìn)行DC預(yù)測模式的串行計(jì)算。仿真結(jié)果表明，中間值dcVal計(jì)算完成需要473個(gè)時(shí)鐘周期。DC預(yù)測模式的預(yù)測完成共需要794個(gè)時(shí)鐘周期。

同樣地，DC預(yù)測模式串行計(jì)算的預(yù)測值與并行計(jì)算的預(yù)測值完全吻合，證明了本文DC預(yù)測模式并行方案的正確性。DC預(yù)測模式串行計(jì)算仿真結(jié)果與并行計(jì)算仿真結(jié)果對(duì)比如表2所示。

表2 DC預(yù)測模式串/并行計(jì)算時(shí)鐘周期 cycle

由表2可見，DC預(yù)測模式的并行實(shí)現(xiàn)，可以大大減少在單個(gè)PE上串行實(shí)現(xiàn)所需的數(shù)據(jù)加載時(shí)間以及預(yù)測所用的時(shí)鐘周期數(shù)，并行算法的計(jì)算速度相比串行提高了81%，串/并行加速比達(dá)到5.44，有效地減少了DC模式預(yù)測所需時(shí)間。

4 結(jié)束語

幀內(nèi)預(yù)測是HEVC視頻編解碼中非常重要的部分，本文結(jié)合面向圖形圖像處理的陣列處理器PAAG的結(jié)構(gòu)特征，提出了一種幀內(nèi)預(yù)測Planar和DC模式算法的并行優(yōu)化方案。在分析原有算法的基礎(chǔ)上，將算法進(jìn)一步拆分合并，提出適合并行化的算法步驟。通過最優(yōu)的數(shù)據(jù)分配方式，將16個(gè)PE充分利用起來進(jìn)行并行化計(jì)算，大大提高了計(jì)算效率。實(shí)驗(yàn)中發(fā)現(xiàn)，由于PAAG的鄰接互聯(lián)方式的限制，數(shù)據(jù)共享消耗時(shí)間較長，所提并行方案運(yùn)算速度還有很大的提升空間。同時(shí)，本文提出的并行方案屬于普適方法，接下來也將在類似的多核處理器架構(gòu)上進(jìn)行實(shí)驗(yàn)。

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徐衛(wèi)芳(1988— )，女，碩士，主研視頻編解碼算法研究，本文通信作者；

劉 帆(1986— )，碩士，主研圖形圖像與視頻處理。

責(zé)任編輯：時(shí) 雯

Efficient Parallel Design of Planar and DC Mode in HEVC Intra Prediction

XIE Xiaoyan，XU Weifang，LIU Fan

(SchoolofComputer，Xi’anUniversityofPostsandTelecommunications，Xi’an710061，China)

A parallel processing method of realizing Planar and DC mode is proposed according to the algorithm characteristics of the two prediction modes in HEVC intra prediction.A parallel algorithm program is designed based on PAAG (Polymorphic Array Architecture for Graphics and Image Processing， an image array processor designed by Xi’an University of Posts and Telecommunications)processor platform by analyzing and deriving the parallelism of Planar prediction mode and DC prediction mode， adopting the best data distribution and making full use of multiple processing elements of PAAG.Compared with serial computing， the experimental results show that the parallel achievements of Planar prediction mode and the DC prediction mode on the processing elements reduce computing time of 84% and 81%， gaining speedups of 6.34 and 5.44 times， respectively.The parallel method significantly reduces the time of video codec and its data distribution schemes also have a certain reference value for the parallelization research of intra prediction algorithm based on multi-core structure.

HEVC； planar prediction； parallelism； data distribution； array processor

國家自然科學(xué)基金項(xiàng)目(61272120)；陜西省自然科學(xué)基礎(chǔ)研究計(jì)劃項(xiàng)目(2013JC2-32)

TP311

A

10.16280/j.videoe.2015.05.002

謝曉燕(1972— )，女，碩士生導(dǎo)師，主要研究方向?yàn)榉?wù)計(jì)算；

2014-09-24

【本文獻(xiàn)信息】謝曉燕，徐衛(wèi)芳，劉帆.HEVC幀內(nèi)預(yù)測Planar和DC模式算法的并行化設(shè)計(jì)[J].電視技術(shù),2015，39(5).