毫米波通信系統(tǒng)QPSK 調制器設計*

黃 剛，陳昌明

(成都信息工程大學 通信工程學院，成都 610225)

1 引言

隨著4G 網絡在全球大范圍的部署和使用，它在給人們帶來高速上網以及多業(yè)務服務的同時，其不足也開始慢慢凸顯出來，主要體現在安全保密性、數據通信能力以及容量受限等方面。為了克服這些缺點，5G 網絡已經悄然興起，它不僅能夠滿足諸如3D 電影、遠程服務以及實時流的超高清內容傳輸，而且其基于毫米波通信系統(tǒng)的數據傳輸速率可以達到峰值10 Gb/s，是目前通信網絡的10～100 倍。毫米波作為一種新的電磁頻譜資源［1－2］，由于其具有寬闊的信息帶、獨特的電磁波傳播特性、穿透能力強以及天線尺寸小、分辨率高和重量輕等優(yōu)勢，可以很好地應用于5G 網絡、衛(wèi)星通信、無線通信以及交通工具防撞等領域。文獻［3］介紹了2013 年研發(fā)出的60 GHz、數據率2.5 Gb/s、基于π/2－QPSK 調制方式的收發(fā)芯片，文獻［4］介紹了研發(fā)出的中心頻率60 GHz、數據率2 Gb/s、相位噪聲－90 dBc/Hz@1 MHz、采用QPSK調制方式的寬帶通信系統(tǒng)，但上述基于集成電路的毫米波通信系統(tǒng)在調制方式［5］、數據速率和相位噪聲等指標方面都可以進一步改善。基于此，本文以毫米波通信系統(tǒng)為背景，采用改進型π/4－QPSK 調制方案，引入FPGA 控制，設計了一種高速率、低相噪可用于毫米波通信系統(tǒng)的QPSK 調制器。

2 系統(tǒng)指標要求與方案設計

毫米波QPSK 調制器設計指標如下:

(1)中心頻率:30 GHz;

(2)QPSK 數據速率:3 Gb/s;

(3)相位噪聲:≤－100 dBc/Hz@10 kHz，

≤－100 dBc/Hz@100 kHz;

(4)輸出功率:≥4 dBm。

通過對毫米波QPSK 調制器系統(tǒng)特性以及設計指標的分析，對系統(tǒng)電路進行總體規(guī)劃，提出了如圖1 所示的系統(tǒng)設計方案圖。通過FPGA 生成偽碼發(fā)生器和控制單元，以Gold 碼為偽隨機序列輸出，控制DDS 單元AD9910 產生100 MHz QPSK 信號，然后對鎖相環(huán)(Phase－locked Loop，PLL)輸出信號倍頻，將7.5 GHz 微波信號搬移到毫米波頻段，通過調制實現中心頻率30 GHz的毫米波QPSK 信號輸出。系統(tǒng)中，FPGA 芯片選用Altera 公司的 Cyclone II EP2C35F672C6，主頻時鐘50 MHz;DDS 芯片使用ADI公司AD9910;鎖相環(huán)芯片為HMC704LP4E;毫米波倍頻器選用GaAs 工藝的單片微波集成電路芯片(MMIC)。

圖1 毫米波QPSK 調制器系統(tǒng)方案圖Fig.1 Block diagram of millimeter wave QPSK modulator

3 π/4－QPSK 調制及Gold 碼分析

3.1 π/4－QPSK 調制

由于QPSK 調制信號相鄰碼元最大相位跳變?yōu)椤?80°，會引起載波包絡起伏，使載波信號功率譜擴展，在通過帶限或非線性信道時，其頻譜擴散嚴重。為提高通信質量，本文采用改進的π/4－QPSK 調制［5］，信號星座圖設計如圖2 所示。其載波信號相位是前一碼元相位與當前碼元相位增量之和，相位為π/4、3π/4、－3π/4、－π/4，相鄰碼元的最大相移為±135°，從而有利于接收端提取碼元同步。

圖2 π/4－QPSK 信號星座圖Fig.2 Constellations of π/4－QPSK signal

3.2 Gold 碼分析

為增強通信系統(tǒng)抗干擾性、安全保密性以及解決頻譜資源緊張等問題，本文采用擴頻技術實現毫米波通信系統(tǒng)調制器的設計。擴頻通信系統(tǒng)使用基于m 序列優(yōu)選對的Gold 碼作為偽隨機編碼輸出，它由兩個長度相同、速率一樣但碼字不同的m 序列優(yōu)選對模2 相加后得到。由文獻［6］可知，若任意兩條m 序列其互相關函數Rab(τ)滿足

式中，r 為移位寄存器級數，則稱這兩條序列為m 序列優(yōu)選對。如果序列{a}和為長N=2r－1 的m序列優(yōu)選對，把{a}序列設為參考序列，對序列進行i 次移位，則可得到新的{bi}(i=0，1，…，N－1)序列，然后與{a}序列模2 加后即可得到Gold 序列，其長度為N。

本文采用r=6 的兩條m 序列，其本原多項式分別為

圖3 Gold 碼發(fā)生器結構圖Fig.3 Generator of Gold code

將f1(x)本原多項式初始狀態(tài)設為111111，f2(x)本原多項式初始狀態(tài)設為000001，由此可得Gold 碼序列多項式為

采用Verilog HDL 語言編寫Gold 碼發(fā)生器部分代碼如下:

基于Modelsim 的Gold 編碼仿真結果如圖4 所示，其輸出序列為0111111000101…，仿真結果與理論分析吻合。

圖4 Gold 編碼Modelsim 仿真結果Fig.4 Gold code result of Modelsim simulation

為保證DDS 輸出QPSK 調制信號實現頻率以及幅度不變，而相位按照Gold 編碼跳變，采用單音模式控制AD9910，相位跳變點數設計為32個，其相應的寄存器十六進制參數值為

4 電路測試結果與分析

微波電路部分基板材料采用ROGERS 4350B(介電常數3.66，厚度0.508 mm)，為了滿足系統(tǒng)電磁兼容性以及可靠性要求，本文采用微波電路安裝在鋁腔體上層，下層安裝FPGA 控制板以及電源板。毫米波電路部分由于對周圍干擾較敏感，采用單獨腔體設計，使用金絲鍵合工藝，7.5 GHz微波電路實物如圖5 所示。

圖5 7.5GHz 微波電路實物圖Fig.5 Microwave circuit at 7.5 GHz

圖6 為100 MHz DDS 輸出QPSK 參考信號測試結果，由此可知，在FPGA 控制下，系統(tǒng)工作穩(wěn)定，示波器測得信號相位跳變?yōu)棣?4、3π/4、－ 3π/4、－π/4，圖中畫圈的相位跳變尖峰其意義在于保證了波形的連續(xù)性。

圖6 100 MHz QPSK 參考信號測試圖Fig.6 Measured result of QPSK reference signal at 100 MHz

圖7 為30 GHz毫米波輸出QPSK 調制信號頻譜圖測試結果，其中心頻率30 GHz，信號輸出功率大于4 dBm，數據率3 Gb/s，對旁瓣抑制較差，主要原因是信號通過了非線性系統(tǒng)以及倍頻后濾波器尺寸加工條件限制和電源干擾所引起，系統(tǒng)工作在毫米波頻段緩解了頻譜資源緊張，展寬了信號帶寬。

圖7 30 GHz 毫米波QPSK 調制信號(數據率3 Gb/s)測試圖Fig.7 Measured result of millimeter wave QPSK modulation signal at 30 GHz(data rate 3 Gb/s)

圖8 為30 GHz載波處相位噪聲測試結果，相位噪聲優(yōu)于－100 dBc/Hz@100 kHz，其中100 MHz信號測試儀器采用RIGOL DS 5102M 示波器，微波和毫米波部分測試儀器使用Agilent N9030A PXA 信號分析儀。

圖8 30 GHz 載波處相位噪聲測試圖Fig.8 Measured result of phase noise at 30 GHz

表1 給出了本文研究結果與部分文獻指標的對比情況。

表1 本文與部分文獻研究指標對比Table 1 Research index comparison between this papar and part references

5 結束語

本文采用改進型π/4－QPSK 調制方式設計了一種可用于毫米波通信系統(tǒng)的QPSK 調制器，兼?zhèn)涓邤祿屎蛢?yōu)異相位噪聲的優(yōu)點，且系統(tǒng)運行速度快、成本低、可靠性高，對其他毫米波通信系統(tǒng)QPSK 調制器的設計具有一定的實際參考價值。但是，由于系統(tǒng)中多次使用了放大電路以及器件和工藝條件的限制，使系統(tǒng)功耗和體積增加，不利于小型化和低功耗，因此進一步深入研究本課題的重點在于降低系統(tǒng)功耗和體積。

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