（哈爾濱理工大學 自動化學院，哈爾濱 150080）

在供配電網(wǎng)絡中，存在著含有大量的非線性、沖擊性負荷的電力電子設備，在實現(xiàn)功率控制和處理的同時，都不可避免地產(chǎn)生諧波電流，引起電壓波形畸變，因此需要對電能質量實時地檢測分析[1]。目前我國研制的大多數(shù)電能質量監(jiān)測裝置都是以DSP為處理運算核心，但是DSP是串行的，在進行大點數(shù)FFT運算時，實時性不高。隨著FPGA技術的發(fā)展，其強大的并行處理能力逐漸凸顯出來，運用SOPC技術將Nios II處理器與用戶自定義邏輯結合構成一個基于FPGA的片上系統(tǒng)，大大減少了設計成本與時間[2]。

本系統(tǒng)基于Altera公司的FPGA進行設計，由16位的多通道數(shù)模轉換器實現(xiàn)6路信號的同步采樣，數(shù)據(jù)采集與存儲、FFT諧波運算、有效值運算、頻率檢測統(tǒng)一由有限狀態(tài)機來進行時序控制，實現(xiàn)了對電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實時遠程監(jiān)測。

1 系統(tǒng)總體設計

該監(jiān)測系統(tǒng)主要由信號調理模塊、AD轉換模塊、過零檢測模塊、有限狀態(tài)機模塊、頻率檢測模塊、Nios II模塊、FFT模塊、有效值模塊、MAC模塊、以太網(wǎng)模塊和上位機等模塊組成。三相電壓電流信號經(jīng)過互感器電路將大電壓、大電流轉換成弱電信號，然后通過抗混疊濾波電路處理，濾除檢測范圍以外的高頻諧波，防止諧波分析時出現(xiàn)混疊現(xiàn)象，最后通過電平提升電路將信號電平提升到0～5 V，提供給數(shù)模轉換模塊進行轉換和處理。同時經(jīng)濾波后的信號一路輸出給過零檢測電路，輸出與輸入信號相同頻率的方波信號，經(jīng)過硬件鎖相倍頻模塊處理，實現(xiàn)數(shù)據(jù)的同步采樣。頻率檢測模塊對過零檢測模塊輸出的方波信號進行檢測，采用頻率周期測量法，對電網(wǎng)頻率進行測量。模數(shù)轉換結果緩存在輸入雙口RAM中，并行6通道FFT IP核模塊和有效值模塊讀取緩存數(shù)據(jù)并分別進行每路256點的快速傅里葉變換和有效值運算，并將處理數(shù)據(jù)緩存在輸出雙口RAM中。當輸入和輸出雙口RAM中數(shù)據(jù)準備完成后，以中斷的方式通知Nios II處理器讀取數(shù)據(jù)，并通過以太網(wǎng)的方式傳輸?shù)缴衔粰C對數(shù)據(jù)進一步處理。系統(tǒng)總體設計如圖1所示。

圖1 系統(tǒng)總體設計Fig.1 Diagram of system overall design

2 主要功能模塊設計

2.1 頻率檢測模塊

頻率測量的方法一般有周期測量法、頻率測量法、正交去調制法等[3-4]，其中周期測量法以高頻的基準頻率源fx作為基準，用基準頻率源對Nw個周波長度的待測信號計數(shù)，則根據(jù)計數(shù)值Nx，可得被測信號源頻率為fw=（fxNw）/Nx。由于電網(wǎng)頻率在50 Hz左右，頻率較低，并且本FPGA系統(tǒng)的工作時鐘為100 MHz，所以采用周期測量法可實現(xiàn)較高的測量精度。

本頻率檢測模塊包括3部分：測頻控制器、計數(shù)器和鎖存器。實現(xiàn)方式如圖2所示。圖中CLK為系統(tǒng)時鐘100 MHz作為基準頻率源，fw為被測信號源頻率。輸出結果n送給Nios II做進一步處理。對于測頻控制器，被測信號二分頻后產(chǎn)生控制信號cs和clr分別用于選通、停止并清零計數(shù)器，以及l(fā)ock用于控制鎖存器。計數(shù)模塊，當cs高電平時，counter開始對標準時鐘計數(shù)，在clr高電平時停止并清零結果。鎖存器的目的是方便讀取計數(shù)器的結果，cs由高變低時，lock置1，鎖存計數(shù)器的結果。因此完成測頻過程需要被測信號的2個周期，第1個周期計數(shù)標準時鐘，第2個周期鎖存結果然后清零計數(shù)器，得到測頻結果。

圖2 測頻電路Fig.2 Schematic of frequency measurement

2.2 AD轉換模塊

將三相電壓、電流一共6路模擬信號轉換為數(shù)字信號，選擇的是TI公司的ADS8364轉換芯片，每路轉換精度為16位，轉換速率為250 KSPS，具有一個高速并行輸出接口，可實現(xiàn)6通道的同步采樣[5]。6個通道被分成3個通道對A、B、C，每個通道對的采樣控制信號分別為HOLDA，HOLDB，HOLDC，由于要進行6通道并行同步采樣，所以將3個控制信號連接在一起組成HOLDX，統(tǒng)一進行采樣控制。通過FPGA片內時鐘分頻，提供給ADS8364芯片5MHz的采樣時鐘，完成一次采樣轉換最多需要20個時鐘周期，約為4 μs，系統(tǒng)的采樣頻率為12.8 kHz，約為78.1 μs，完全滿足采樣要求。采樣過程為，當采樣觸發(fā)信號上升沿到來時，拉低HOLDX至少20 ns，啟動采樣（6個通道同時進行采樣），當轉換完成后，轉換數(shù)據(jù)保存在6個寄存器中，讀取信號RD至少要拉低50 ns，完成一次讀取操作，并且在下一次讀取操作前要至少保持30 ns的高電平，讀取模式設置為循環(huán)周期讀取模式，所以通過6次拉低拉高RD信號來實現(xiàn)對6路轉換的讀取[6]。ADS8364的控制時序如圖3所示。

圖3 ADS8364的控制時序轉換圖Fig.3 Diagram of ADS8364 control timing

2.3 有限狀態(tài)機、FFT和有效值模塊

有限狀態(tài)機控制模塊實現(xiàn)對AD數(shù)據(jù)采集與轉換、數(shù)據(jù)緩存、FFT與有效值處理模塊的控制。有限狀態(tài)機的狀態(tài)轉移圖如圖4所示。觸發(fā)脈沖到來之前一直處于等待狀態(tài)S0，當鎖相倍頻觸發(fā)信號到來時進入S1狀態(tài)，拉低HOLDX，啟動AD轉換，然后進入S2狀態(tài)，在S2狀態(tài)等待EOC，當EOC變?yōu)榈碗娖綍r，表示轉換結束，無條件轉入S3狀態(tài)，否則在S2狀態(tài)持續(xù)等待[7]。在S3狀態(tài)讀取AD轉換結果，并存入輸入雙口RAM中。S3在下一個時鐘到來時進入S4狀態(tài)，在S4狀態(tài)判斷輸入雙口RAM是否存滿，若存滿，則發(fā)出存滿指示信號，進入S5狀態(tài)，否則持續(xù)S2、S3、S4狀態(tài)直至存滿RAM。S5狀態(tài)輸出啟動信號，用來啟動FFT模塊和有效值處理模塊，然后進入S6狀態(tài)，在S6狀態(tài)等待FFT模塊和有效值處理模塊完成信號finish的到來，隨后進入S7狀態(tài)，輸出高電平給UNLOAD信號，卸載FFT模塊變換得到的數(shù)據(jù)，當unload_over信號為高電平說明卸載完成進入S8狀態(tài)，準備下一輪轉換，否則在S7狀態(tài)持續(xù)等待。在S8狀態(tài)對CNT開始計數(shù)，若CNT等于6，對其清零并跳進S4狀態(tài)，若小于6則跳進S5狀態(tài)。

圖4 有限狀態(tài)機的控制狀態(tài)轉移圖Fig.4 FSM control state transfer diagram

FFT模塊使用的是Altera公司的FFT IP核，目標器件選擇Cylone IV系列[8]，變換長度選擇256點，輸入、輸出位寬精度和旋轉因子的位寬精度都選擇16位。選用此FFT IP模塊能夠縮短FPGA的設計周期和成本，提高系統(tǒng)的性能和可靠性。

被測三相電壓電流信號的有效值也是電能質量的重要參數(shù)，以電壓有效值的計算為例，離散化連續(xù)采樣信號u（t），在一個周期T內，采樣N點數(shù)據(jù)則電壓有效值計算公式為[9]

式中包括平方、求和累加、開方和除法運算，在FPGA中除法是通過移位來實現(xiàn)的，導致處理結果誤差較大，精度不高，所以上式中的除法運算在Nios II處理器中實現(xiàn)。當輸入雙口RAM中數(shù)據(jù)存儲完畢后，256點數(shù)據(jù)同時送入FFT模塊和有效值模塊，在有限狀態(tài)機的控制下，依次將6路數(shù)據(jù)進行處理。有效值模塊的結構圖如圖5所示。

2.4 以太網(wǎng)傳輸模塊

以太網(wǎng)模塊由數(shù)據(jù)鏈路層（MAC）和物理層（PHY）組成，其中MAC使用的是FPGA提供的三速以太網(wǎng)MAC IP核控制器，PHY物理層選擇的是Marvell 88E1111千兆以太網(wǎng)網(wǎng)絡芯片[10]。MAC IP核通過Avalon總線與 Nios II處理器相連接，當Nios II處理器對采集的數(shù)據(jù)進行預處理后，通過MAC層根據(jù)TCP/IP協(xié)議棧對數(shù)據(jù)進行打包、組幀、校驗等處理后，通過GMII接口傳輸給物理層PHY[11-13]，將數(shù)據(jù)發(fā)送到上位機進行處理，實現(xiàn)對電能參數(shù)的遠程監(jiān)控。其中Nios II處理器在網(wǎng)絡傳輸中主要分為3個部分：應用程序、TCP/IP協(xié)議和驅動程序。應用程序由用戶調用協(xié)議棧接口程序來實現(xiàn)以太網(wǎng)數(shù)據(jù)傳輸，而以太網(wǎng)驅動程序為上層協(xié)議與三速以太網(wǎng)IP核架起了橋梁。千兆以太網(wǎng)設計框圖如圖6所示。

圖6 千兆以太網(wǎng)設計框圖Fig.6 Diagram of gigabit-ethernet degign

3 系統(tǒng)軟件設計

軟件部分包括有限狀態(tài)機控制模塊程序、Nios II處理器運行程序和上位機模塊3個部分。有限狀態(tài)機控制模塊使用Verilog HDL語言進行編寫，主要包括AD采樣轉換控制模塊、輸入輸出RAM控制模塊、FFT控制模塊、有效值控制模塊等控制邏輯。數(shù)據(jù)采集與存儲、FFT與有效值運算都在有限狀態(tài)機的控制下有序進行。Nios II處理器運行程序由C/C++語言編程實現(xiàn)，主要包括初始化模塊、對中斷的響應和對數(shù)據(jù)的以太網(wǎng)傳輸。當頻率檢測模塊完成頻率檢測或是輸出緩存存滿時，以中斷的方式通知Nios II處理器對數(shù)據(jù)進行讀取，同時在Nios II處理器上嵌入應用程序、TCP/IP協(xié)議和PHY芯片的驅動程序，來實現(xiàn)數(shù)據(jù)與上位機的傳輸。本系統(tǒng)的上位機采用的是美國NI公司開發(fā)的面向計算機測控領域的虛擬儀器軟件開發(fā)平臺LabVIEW[14]，利用豐富的版面功能和庫函數(shù)來實現(xiàn)電能質量參數(shù)的計算與直觀顯示。

4 結語

本文提出了一種基于FPGA的電能質量遠程監(jiān)測系統(tǒng)，充分利用了FPGA強大的并行處理能力和高度集成的特點。運用硬件鎖相環(huán)技術實現(xiàn)了對三相電壓電流的同步采樣，在有限狀態(tài)機的整體控制下對數(shù)據(jù)進行諧波和有效值運算，并利用千兆以太網(wǎng)芯片將數(shù)據(jù)傳輸?shù)缴衔粰C進行處理與顯示。實現(xiàn)了對電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實時遠程監(jiān)測。

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