錢敏　劉楊麟

摘要：本文首先介紹了DDS（直接數(shù)字頻率合成器）的基本原理和線性調(diào)頻信號(hào)的優(yōu)點(diǎn)。然后又介紹了一種基于DDS的線性調(diào)頻信號(hào)的產(chǎn)生方法，此方法利用FPGA和CPU作為信號(hào)控制器，其靈活的可編程能力，可以方便進(jìn)行遙控和本控信號(hào)的切換，產(chǎn)生不同性能指標(biāo)的線性調(diào)頻雷達(dá)信號(hào)。

關(guān)鍵詞：DDS FPGA 調(diào)制信號(hào)

中圖分類號(hào)：TN741 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2016）08-0117-02

1 引言

直接數(shù)字式頻率合成器（Direet Digital Synthesis），簡稱DDS，是一項(xiàng)較新的數(shù)字化頻率合成技術(shù)，它隨著數(shù)字集成電路的發(fā)展而出現(xiàn)并迅速走向?qū)嵱谩］^之通過用分立元器件模擬合成頻率源的方法，DDS集成度高，體積也相對較小，頻率轉(zhuǎn)換能力和頻率分辨率都高，工作頻段寬，可編程、全數(shù)字化易于集成等優(yōu)點(diǎn)，具有廣闊的應(yīng)用前景[1]。

2 DDS的基本原理

DDS主要由相位累加器，波形存儲(chǔ)器，D/A數(shù)模轉(zhuǎn)換器和低通濾波器組成，原理圖1所示。

DDS需要一個(gè)高穩(wěn)定度的晶體振蕩器，提供DDS各部分的同步信號(hào)以及處理的源信號(hào)，自身主要部分是數(shù)字電路。頻率控制字控制相位累加器，產(chǎn)生信號(hào)的相位信息，再利用查表的方法通過波形存儲(chǔ)器產(chǎn)生數(shù)字信號(hào)，然后利用高速數(shù)模轉(zhuǎn)換器轉(zhuǎn)換存儲(chǔ)器中的數(shù)字正弦波轉(zhuǎn)換成模擬信號(hào)，最后通過低通濾波器輸出信號(hào)。當(dāng)頻率設(shè)置數(shù)據(jù)為K，時(shí)鐘頻率為Fclk，相位累加器位數(shù)為N時(shí)，DDS輸出的信號(hào)頻率為：

因?yàn)镈DS是數(shù)字化系統(tǒng)，其產(chǎn)生信號(hào)的參數(shù)：頻率f、相位Φ、幅度A都是數(shù)字信號(hào)，所以該系統(tǒng)產(chǎn)生信號(hào)的相位噪聲比傳統(tǒng)的模擬頻率合成技術(shù)要低得多。而且，直接數(shù)字頻率合成系統(tǒng)沒有任何反饋支路，是一個(gè)開環(huán)的系統(tǒng)，它的轉(zhuǎn)換速率理論上是采樣速率，即Fclk的一半，所以它速度極快[2]。

3 線性調(diào)頻信號(hào)的產(chǎn)生

雷達(dá)的作用距離和分辨率一直是一對固有矛盾，大時(shí)帶積信號(hào)能夠有效的解決這一矛盾。線性調(diào)頻信號(hào)是通過非線性相位調(diào)制或線性頻率調(diào)制來獲得大的是時(shí)寬帶寬積。

3.1 線性調(diào)頻信號(hào)及其正交調(diào)制

線性調(diào)頻信號(hào)是指持續(xù)期間頻率連續(xù)線性變化的信號(hào)，其數(shù)學(xué)表達(dá)式可寫成：

3.2 線性調(diào)頻信號(hào)產(chǎn)生的原理及方法

該WG信號(hào)產(chǎn)生電路主要技術(shù)指標(biāo)：（1）WG分遙控和本控兩個(gè)大的狀態(tài)，通過RL/LC切換這兩種狀態(tài)。遙控狀態(tài)主要是雷達(dá)處于正常工作、系統(tǒng)仿真和聯(lián)調(diào)時(shí)使用，WG主要由外來信號(hào)控制；本控狀態(tài)主要用于WG的單機(jī)調(diào)試和故障判斷用。（2）產(chǎn)生的線性調(diào)頻信號(hào)中心頻率為36M，信號(hào)帶寬4M。（3）相位噪聲≤-113dBC/Hz@1KHz。

WG電路框如圖2所示：主要由DDS及控制電路、本地時(shí)鐘產(chǎn)生電路、DDS時(shí)鐘電路、濾波及放大電路四部分組成，下面分別介紹。

3.2.1 DDS及控制電路

該部分是信號(hào)產(chǎn)生的核心，我們選用了AD公司生產(chǎn)的AD9955，AD9955DAC高達(dá)14位、輸出頻率能達(dá)到400MHz，同時(shí)其相位噪聲≤-125dBC/Hz@1KHz。控制電路由FPGA和CPU組成，通過遙控和本控的要求，使用外部時(shí)序、時(shí)鐘和內(nèi)部時(shí)序、時(shí)鐘。外部時(shí)序和時(shí)鐘由系統(tǒng)供；內(nèi)部時(shí)序由FPGA根據(jù)設(shè)置產(chǎn)生，內(nèi)部時(shí)序由電路中的晶振產(chǎn)生。根據(jù)設(shè)定的方式，F(xiàn)PGA向DDS提供頻率控制碼及相位控制碼，工作時(shí)，控制部分按設(shè)定的時(shí)序，改變DDS頻率控制碼，而且為了保證兩路信號(hào)保持固定的相位關(guān)系，必須同步改變DDS兩路信號(hào)的頻率控制碼。開機(jī)初始化后根據(jù)工作方式管腳的狀態(tài)給DDS寫入工作方式字和頻率字，進(jìn)入主循環(huán)。檢測遙控、本控信號(hào)，判別工作方式管腳有無變化。有變化重新寫入方式字和頻率字，無變化跳出，繼續(xù)循環(huán)檢測，判別工作方式管腳有無變化。

3.2.2 本地時(shí)鐘產(chǎn)生電路

圖3提供本地時(shí)鐘的電路。遙控工作時(shí)，控制使能（CPLD輸出）為高電平，N3關(guān)閉，無電流輸出，不向晶振G1提供工作電壓，晶振無信號(hào)輸出，系統(tǒng)使用外部時(shí)鐘工作。關(guān)閉本地時(shí)鐘，使之無信號(hào)輸出，同時(shí)可以起到減少時(shí)鐘串?dāng)_的作用。本控調(diào)試時(shí)，控制使能為低電平，N3輸出+5V工作電壓，晶振G1工作，輸出100MHz信號(hào)。外部時(shí)鐘和本地時(shí)鐘都輸入CPLD中，通過外部遙控/本控信號(hào)進(jìn)行切換，供CPLD作工作時(shí)鐘，同時(shí)選擇其中一路輸出供DDS作時(shí)鐘。

3.2.3 DDS時(shí)鐘電路

由于FPGA和DDS使用的時(shí)鐘頻率不同，在電路中使用了一個(gè)三倍頻倍頻器電路圖4所示：

通過倍頻和LC低通濾波，產(chǎn)生DDS時(shí)鐘300M。

3.2.4 濾波和放大電路

DDS產(chǎn)生的中頻信號(hào)差分輸出，差分信號(hào)有利于抗共模干擾。經(jīng)過變壓器T2后，轉(zhuǎn)換為單端輸出。經(jīng)過兩級(jí)單片放大器MSA-1105放大到15dBm。為抑制帶外雜散信號(hào)，將放大后的信號(hào)經(jīng)過Z1帶通濾波。

Z1主要指標(biāo)如下：

（1）中心頻率：f=32MHz；（2）帶寬：4MHz；（3）帶內(nèi)差損：小于0.2dB。

4 系統(tǒng)的性能分析

DDS的相位累加器的精度與相位調(diào)諧字長L的關(guān)系，如下式所示：

AD9954，字長為32位，則。

可見該系統(tǒng)相位誤差非常小，具有相當(dāng)高的相位準(zhǔn)確性。DDS的轉(zhuǎn)換速率取決于系統(tǒng)時(shí)鐘，本系統(tǒng)時(shí)鐘達(dá)到300MHz，滿足指標(biāo)要求。經(jīng)過濾波和放大能達(dá)到最后15dBm的輸出要求。

5 結(jié)語

采用FPGA控制DDS產(chǎn)生線性調(diào)頻信號(hào)，能夠滿足系統(tǒng)可切換工作狀態(tài)的要求。且具有靈活性好，相位連續(xù)性好，體積小，重量輕，實(shí)現(xiàn)簡單等明顯優(yōu)點(diǎn)。

參考文獻(xiàn)

[1]陳世勇，張娟，韓孝力，等.40MHz射頻信號(hào)源的設(shè)計(jì)與分析[J].電路與系統(tǒng)學(xué)報(bào)[J].2010（6）：22-26.

[2]胡力堅(jiān).基于DDS的任意波形發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)[D].西安電子科技大學(xué)，2009.