低噪聲低功耗斬波運放的分析與設計

李　威,張兆浩,吳次南

(貴州大學 大數(shù)據(jù)與信息工程學院,貴州 貴陽　550025)

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低噪聲低功耗斬波運放的分析與設計

李威,張兆浩,吳次南

(貴州大學 大數(shù)據(jù)與信息工程學院,貴州 貴陽550025)

摘要CMOS運放的噪聲尤其是低頻1/f噪聲會隨著整體功耗的降低而急劇增加,針對傳感器讀出電路應用,文中在傳統(tǒng)斬波運放的基礎(chǔ)上設計了一個低噪聲、低功耗的嵌套式斬波運算放大器?；赟MIC0.18 μm工藝,通過Spectre仿真工具進行仿真與驗證。高頻斬波(fchop,high)頻率為500 kHz,低頻斬波頻率(fchop,low)為2 kHz時的仿真結(jié)果表明,運放在100 Hz處的噪聲功率譜密度(Power Spectral Density,PSD)降為23 ,總消耗電流14 μA,放大器的增益帶寬積(GBW)為16.7 MHz,運放的電流效率(GBW/Itot)達到了1 193,該設計的整體性能與以往的設計相比具有一定優(yōu)勢。

關(guān)鍵詞嵌套式斬波;低噪聲;低功耗;殘余失調(diào);放大器

20世紀90年代以來互聯(lián)網(wǎng)改變了世界,進入新世紀,學術(shù)界開始思考互聯(lián)網(wǎng)的未來,于是便出現(xiàn)了“物聯(lián)網(wǎng)”(Internet of Things,IOT)概念[1]。在物聯(lián)網(wǎng)中,傳感器是物質(zhì)世界和互聯(lián)網(wǎng)的接口,是物聯(lián)網(wǎng)的重要組成部分,所以物聯(lián)網(wǎng)在最初也稱為“傳感網(wǎng)”。隨著傳感器技術(shù)的發(fā)展,尤其是微機電系統(tǒng)(Microelectromechanical Systems,MEMS)的發(fā)展,物聯(lián)網(wǎng)同時也獲得了更廣闊的發(fā)展空間。

傳感器接口電路是物聯(lián)網(wǎng)概念中一項重要的研究內(nèi)容。一方面,若要長時間大規(guī)模地使用傳感器網(wǎng)絡,傳感器接口電路必須有較低的功耗或有穩(wěn)定的能量來源。例如在醫(yī)療電子應用中,植入生物體的芯片必須具有極低功耗,以確保生物芯片能在很長一段時間內(nèi)使用;另一方面,傳感器信號非常微小,且基本處于低頻段,這就需要傳感器信號讀出電路具有極低的噪聲[2]。以CMOS電路為例,對于傳感器讀出電路中最重要的低噪聲放大器來說,其主要噪聲來源包括了全頻段下的熱噪聲以及低頻處的閃爍噪聲。正如所知,放大器的功耗與噪聲存在折衷關(guān)系:隨著功耗的降低,其噪聲性能尤其是低頻1/f噪聲性能將嚴重惡化?，F(xiàn)代CMOS集成電路工藝正朝著深亞微米方向發(fā)展,這就使模擬信號處理電路需要面對電源電壓的降低以及1/f噪聲、失調(diào)電壓帶來的更大挑戰(zhàn)。由此可見傳感器讀出電路(Readout Circuit)正成為制約物聯(lián)網(wǎng)進一步發(fā)展的一個重要因素。也因此,面向傳感器應用的低噪聲、低功耗運算放大器電路受到越來越多的關(guān)注[3]。

目前廣泛采用的噪聲消除技術(shù)有斬波技術(shù)和自調(diào)零技術(shù)。而自調(diào)零技術(shù)會造成白噪聲的折疊,且自調(diào)零頻率越高,折疊的白噪聲越多,因而增大了基帶噪聲[4],為了抑制噪聲,需要使用大電流,這使得自調(diào)零運放的功耗較大。所以由于低功耗的限制,本文采用斬波技術(shù)來消除失調(diào)和1/f噪聲。

1斬波穩(wěn)定原理與非理想因素分析

斬波穩(wěn)定(CHS:Chopper Stabilization)技術(shù)是1948 年由E. A. Goldberg 發(fā)現(xiàn)的[5]。隨著集成電路技術(shù)的不斷發(fā)展,可快速應用于芯片集成技術(shù)。斬波技術(shù)最早被用來消除直流失調(diào),由于在傳感器接口電路應用中關(guān)注的噪聲即噪聲主要集中在低頻段,所以可類似地將這些噪聲看作是低頻失調(diào)。

1.1基本原理

如圖1是一個斬波放大器的基本構(gòu)架[6]。這個放大器由一個斬波器CH1、一個放大器、另一個斬波器CH2以及一個低通濾波器組成。

圖1　斬波穩(wěn)定技術(shù)原理圖

圖1中下半部分(a)～(d)是正弦波輸入時各個相應位置的理想波形圖。信號(如圖1(a))在進入放大器之前,會被CH1調(diào)制到高頻(如圖1(b)),被調(diào)制到高頻的信號被放大器放大,如圖1(c)所示;圖中vos表示放大器中等效到輸入端的直流失調(diào)(Offset)和1/f噪聲,放大器將被調(diào)制到高頻的信號和仍處于低頻的vos同時放大;經(jīng)過第二個斬波開關(guān)CH2之后,處在高頻的信號被還原,而處于低頻的Offset和1/f噪聲則被調(diào)制到了高頻,如圖1(d)所示。圖1(d)中有相對較大擺幅的鋸齒波被稱為紋波(Ripple)。在斬波完成后,處于信號通路上的低通濾波器將這些紋波濾除,這就消除了Offset和噪聲的影響。

1.2嵌套斬波技術(shù)

在斬波穩(wěn)定放大器中,斬波開關(guān)一般由CMOS管組成。CMOS開關(guān)在時鐘切換過程中產(chǎn)生的電荷注入效應,會造成殘余失調(diào),這是斬波運放一項重要的非理想因素。CMOS管柵極電壓會在vSS和vDD之間快速切換,每次切換會通過交疊電容耦合一部分電荷進入信號通路,即產(chǎn)生毛刺,如圖2所示。由開關(guān)產(chǎn)生的毛刺經(jīng)過放大器放大然后被解調(diào),相當于殘留了一部分直流電壓,這叫做殘余失調(diào)。開關(guān)的面積越大,斬波頻率越高,電荷注入越大,殘余失調(diào)越多。

圖2　斬波穩(wěn)定中的電荷注入影響

在斬波技術(shù)中,斬波頻率是一個關(guān)鍵的參數(shù)因其關(guān)系到整個斬波放大器的性能。要將如圖1(c)這樣的高頻信號放大,明顯需要斬波頻率小于放大器的帶寬,因只有這樣放大器才不會有較大的增益損失,由于負載電容不會影響斬波速度,所以此處的放大器帶寬指的是放大器空載時的-3 dB頻率[2]。除了放大器帶寬的限制,文中還要盡可能地消除1/f噪聲,并使信號解調(diào)后不至于發(fā)生混疊,綜合起來這就需要斬波頻率滿足[10]

(1)

2電路設計

設計的兩級斬波運算放大器主要由第一級的全差分折疊共源共柵電路和第二級有源電流鏡負載的差分輸入單端輸出放大器組成,其中CHL1、CHH1、CHH2a、CHH2b、CHL2是斬波開關(guān)單元。本文采用高低阻點嵌套斬波方案。其中CHL1和CHL2是低速斬波開關(guān),CHL2被設置在第一級放大器的輸出點也就是第一級放大器唯一的高阻點;CHH1,CHH2a和CHH2b被設置在放大器內(nèi)部的低阻點,實現(xiàn)快速斬波。

本設計電路如圖3所示,輸入管M1、M2采用大面積的PMOS管以減小1/f噪聲的影響,M18～M23是6個處于線性區(qū)的NMOS管,構(gòu)成第一級全差分放大器的共模反饋[11],穩(wěn)定輸出直流電平。M5、M6管和M3、M4管分別作為電流漏和電流源,由于整體電路的1/f噪聲很大一部分取決于這4個管子,所以要取較大的面積,又由于帶寬限制管子的L不能過大,且要減小其1/f噪聲就要盡量減小其跨導,這就使得這4個管子必須處于飽和區(qū),即需要較大的過驅(qū)動電壓,低功耗意味著較低的寬長比,同時在此處也意味著較小的面積,這又與低噪聲的要求相矛盾,這就使得這4個管子的溝道長度要合理的折中。由于1/f噪聲的要求,M7～M10要有較大的面積,但又由于整體功耗的限制,管子要有較小的寬長比,這使得M7～M10必須處于亞閾值區(qū)才能滿足低噪聲、低功耗的要求。第二級電路是簡單的差分輸入、單端輸出電路,由于電路中的第一個極點在第一級的輸出處,第二個極點位于第二級的輸出處,這使得第二級電路對帶寬的要求較高,所以M11～M14要取較小的溝道長度。

圖3　本設計整體電路圖

設計斬波調(diào)制器,需要考慮電荷注入與時鐘饋通效應的影響以及導通電阻是否能夠滿足信號的建立件。采用帶虛擬管的CMOS開關(guān)斬波器有助于抵消部分電荷注入與時鐘饋通效應,虛擬管置于開關(guān)管兩側(cè),源漏相接,寬長比為開關(guān)管的1/2,具體電路如圖4所示[12]。

圖4　開關(guān)和斬波器

由于小的開關(guān)尺寸能減小時鐘潰通效應。所以,輸入端斬波開關(guān)CHL1采用較小尺寸的NMOS管(1 μm/0.18 μm)。為減小導通電阻引起的壓降,在低阻點的斬波開關(guān)CHH1a、CHH1b分別取2 μm/0.18 μm、2 μm/0.18 μm的較大尺寸。此外,斬波調(diào)制器在進行版圖設計時,應盡量使開關(guān)管環(huán)境處于對稱狀態(tài),增加正反相寄生電容的匹配度,從而整體上減小電荷注入和時鐘饋通效應產(chǎn)生的影響。

3仿真結(jié)果分析

含有斬波操作的放大器實際上屬于開關(guān)電路,需使用Cadence公司的Spectre仿真工具中的PSS、PAC、Pnoise對其周期性穩(wěn)態(tài)、幅頻特性以及噪聲性能進行仿真。本設計中的仿真基于SMIC0.18 μm工藝進行,斬波頻率為fchop,high=500 kHz、fchop,low=2 kHz。

采用PAC仿真表明,其開環(huán)直流增益為101 dB,增益帶寬積為16.7 MHz,帶寬為150 Hz。系統(tǒng)消耗的總功耗為14 μA。此二級電路的主極點在第一級折疊共源共柵運放的輸出端,其次極點在輸出端,所以此運放帶負載的能力較低。

圖5　Pnoise仿真結(jié)果

為仿真嵌套式斬波的殘余失調(diào)消除效果,在斬波器CHH1和輸入管M1之間加入1 mV的直流電壓進行瞬態(tài)仿真,仿真結(jié)果如圖6中所示,從圖中可見殘余失調(diào)基本被完全消除,但紋波還較大,這是因斬波頻率只有500 kHz,本設計中的主極點位于第一級運放的輸出處,第一級運放輸出端的兩個電容與第一級的輸出電阻構(gòu)成的低通濾波器對紋波起到濾除作用,而第一級運放的增益帶寬積(GBW)較大,這使得第一級運放對500 kHz處信號的衰減較小。紋波可根據(jù)具體應用在后級電路中進行消除,此設計更關(guān)心其殘余失調(diào)的消除情況。從仿真結(jié)果看,本設計對于殘余失調(diào)的消除達到了預期的效果。

圖6　加入1 mV失調(diào)后瞬態(tài)仿真結(jié)果

表1給出了本設計與其他論文的性能比較。文獻[13]側(cè)重于極低功耗的設計,其噪聲性能較差;文獻[14]有較好的低頻噪聲性能,但消耗了較大的電流;文獻[15～16]與本設計消耗了相當?shù)碾娏?但其電流效率較低。從整體性能上來說,本設計有相當?shù)膬?yōu)勢。

表1　斬波放大器的主要性能指標與比較

4結(jié)束語

參考文獻

[1]Gubbi J,Buyya R.Internet of things:a vision,architectural elements,and future directions[J].Future Generation Computer Systems-the International Journal of Grid Computing and Escience,2013,29(7):1645-1660.

[2]劉愛榮,孔耀輝,楊華中.低電壓Σ-Δ調(diào)制器關(guān)鍵技術(shù)及設計實例[J].微電子學,2008,38(5):727-730.

[3]陳鋮穎,黑勇,胡曉宇.一種用于傳感器信號檢測的斬波運算放大器[J].微電子學,2012,42(1):17-20.

[4]Enz C C,Temes G C.Circuit techniques for reducing the effects of op-amp imperfections:auto-zeroing,correlated double sampling,and chopper stabilization[J].Proceedings of the IEEE,1996,84(11):1584-1614.

[5]楊銀堂,賀斌,朱樟明.CMOS 斬波穩(wěn)定放大器的分析與研究[J].電子器件,2005,28(1):167-171.

[6]Bakker A,Huijsing J H.High-accuracy CMOS smart temperature sensors[M].Boston,MA:Kluwer Academic,2000.

[7]Yoshinori Kusuda.Auto correction feedback for ripple suppression in a chopper amplifier[J].IEEE Journal of Solid-State Circuits,2010,45(8):1436-1445.

[8]Rong Wu,Kofi A A Makinwa,Johan H Huijsing.A chopper current-feedback instrumentation amplifier with a 1mHz 1/f noise corner and an AC-coupled ripple-reduction loop[J].IEEE Journal of Solid-State Circuits,2009,44(12):3232-3244.

[9]Bakker A,Thiele K,Huijsing J.A CMOS nested-chopper instrumentation amplifier with 100nV offset[J].IEEE Journal of Solid-State Circuits,2000,35(12):1877-1883.

[10]Menolfi C,Huang Q.A low-noise CMOS instrumentation amplifier for thermoelectric infrared detectors[J].IEEE Journal of Solid-State Circuits,1997,32(7):968-976.

[11]Behzad Razavi.模擬CMOS集成電路設計[M].陳貴燦,程軍,張瑞智,譯.西安:西安交通大學出版社,2013.

[12]孫鵬.用于植入式生物醫(yī)療系統(tǒng)的高性能儀表放大器的研究與設計[D].杭州:浙江大學,2013.

[13]Guocheng Huang,Tao Yin.A 1.3μW 0.7μVRMS chopper current-reuse instrumentation amplifier for EEG applications[C].Lisbon:IEEE International Symposium on Circuits and Systems (ISCAS),2015.

[15]Sun Peng,Zhao Menglian,Wu Xiaobo.A 36nV chopper-stabilized CMOS amplifier with a new ripple-spur-filter scheme[C].Xi’an:IEEE International Conference on Solid-State and Integrated Circuits and Systems,2012.

[16]Belloni M,Bonizzoni E.A micropower chopper-CDS operational amplifier[J].IEEE Journal of Solid-State Circuits,2010,45(12):2521-2529.

Analysis and Design of Low noise Low power Chopper OTA

LI Wei,ZHANG Zhaohao,WU Cinan

(College of Big Data and Information Engineering,Guizhou University,Guiyang 550025,China)

AbstractThe noise especially 1/f noise of a CMOS operational amplifier will sharply increase as the decrease of total power.This paper presents a low noise low power nested chopper operational amplifier aiming at the application of sensor readout circuit.We simulate and verify using the Spectre tools based on SMIC 0.18 μm CMOS process.The results show that the power spectral density(PSD)dropped to 23 at 100 Hz.The OTA consumes 14 μA of the total current,achieves 16.7 MHz of GBW and 1 193 of current efficiency at the 500 kHz of the High-chop frequency (fchop,high) and 2 kHz of Low-chop frequency (fchop,low).The overall performance of the OTA has advantages comparing to the papers published in recent years.

Keywordsnested-chopper;low noise;low power;residual offset;amplifier

doi:10.16180/j.cnki.issn1007-7820.2016.05.008

收稿日期:2016-03-09

作者簡介:李威(1989—),男,碩士研究生。研究方向:模擬混合信號集成電路與低功耗模擬集成電路。張兆浩(1962—),男,博士,教授。研究方向:光學等。

中圖分類號TN722

文獻標識碼A

文章編號1007-7820(2016)05-026-04