基于FPGA的多相位時(shí)鐘TDC設(shè)計(jì)

朱文松（中國電子科技集團(tuán)公司第三十八研究所，合肥 230088）

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基于FPGA的多相位時(shí)鐘TDC設(shè)計(jì)

朱文松
（中國電子科技集團(tuán)公司第三十八研究所，合肥 230088）

摘 要：人類對時(shí)間測量最早的需求來源于天文學(xué)。天文學(xué)一個(gè)最重要的任務(wù)就是測量時(shí)間：從確定日的長短、四季的變化，到制定歷法。時(shí)至今日，測量時(shí)間的需求已經(jīng)遠(yuǎn)遠(yuǎn)超過了天文的范疇。一般來說，人類實(shí)際用到的時(shí)間都是相對與某一參考的，即都是時(shí)間間隔。時(shí)間數(shù)字轉(zhuǎn)換是測量時(shí)間間隔的基本手段。本文介紹了一種利用FPGA實(shí)現(xiàn)的高精度多相位時(shí)鐘TDC。主要介紹了該TDC設(shè)計(jì)的三個(gè)關(guān)鍵問題：穩(wěn)定的超高速計(jì)數(shù)器的實(shí)現(xiàn)、高精度鑒相器的實(shí)現(xiàn)、以及多時(shí)鐘域數(shù)據(jù)的處理。最后給出了測試結(jié)果。

關(guān)鍵詞：時(shí)間數(shù)字轉(zhuǎn)換；TDC；鑒相器；時(shí)間內(nèi)插

0　引言

時(shí)間是物質(zhì)存在和運(yùn)動的基本屬性之一，精密的時(shí)間測量是科學(xué)研究、工程試驗(yàn)的基本和有效手段，精密的時(shí)間測量技術(shù)不僅在高能物理、相對論物理等基礎(chǔ)研究領(lǐng)域具有重要作用，在諸如航天、雷達(dá)、無線通訊、導(dǎo)航測繪以及醫(yī)療等工程領(lǐng)域也被普遍使用。如高能物理中的固定靶和對撞試驗(yàn)、飛行時(shí)間譜儀、核醫(yī)療設(shè)備PET、雷達(dá)測距、激光測距等都離不開高精密的時(shí)間測量技術(shù)，其對時(shí)間測量的精度達(dá)到納秒甚至皮秒量級。一般TDC實(shí)現(xiàn)辦法分為模擬和數(shù)字兩種。模擬的方法包括電流積分技術(shù)和時(shí)間放大技術(shù)，這是早期的時(shí)間測量技術(shù)，由于需要模擬電路來實(shí)現(xiàn)，集成度，穩(wěn)定性、精度等已經(jīng)不能滿足要求。數(shù)字的方法主要包括計(jì)數(shù)器技術(shù)、游標(biāo)卡尺技術(shù)、時(shí)間內(nèi)插技術(shù)等。

1　多相位時(shí)鐘TDC原理

在FPGA中實(shí)現(xiàn)TDC某種程度上可以理解成是利用FPGA對開始、停止信號進(jìn)行采樣并記錄采到的兩個(gè)信號的時(shí)間間隔。FPGA中時(shí)鐘允許的最高頻率是有限的，利用計(jì)數(shù)器方法實(shí)現(xiàn)TDC的時(shí)候，相當(dāng)于開始、停止信號的采樣間隔是一個(gè)時(shí)鐘周期，這樣在一個(gè)時(shí)鐘周期內(nèi)信號何時(shí)到達(dá)的信息便無法被讀取出來。為了挖掘出單個(gè)時(shí)鐘周期內(nèi)部的時(shí)間信息，一個(gè)思路便是利用不同相位的時(shí)鐘去對同一個(gè)HIT信號采樣，這樣相當(dāng)于把采樣周期變?yōu)橐郧暗腘分之一，而各個(gè)移相的時(shí)鐘還是工作在FPGA允許的頻率下。利用多相位時(shí)鐘實(shí)現(xiàn)內(nèi)插法TDC最大的挑戰(zhàn)是鑒相精度和多時(shí)鐘域數(shù)據(jù)同步。

1.1鑒相器

對一個(gè)N相位時(shí)鐘TDC，HIT信號到達(dá)N個(gè)D觸發(fā)器，這N個(gè)D觸發(fā)器各自工作在自己的時(shí)鐘下。假設(shè)理想情況下，不考慮任何延遲量，以一個(gè)八相位時(shí)鐘為例，則對應(yīng)八個(gè)D觸發(fā)器，HIT在到來后，這八個(gè)D觸發(fā)會依據(jù)自身的時(shí)鐘對HIT進(jìn)行采樣，將這八個(gè)D觸發(fā)器的輸出在各自時(shí)鐘下進(jìn)行Level-to-Pulse轉(zhuǎn)換一下，使得高電平只保留一個(gè)時(shí)鐘周期的p0、p1、p2、p3、p4、p5、p6、p7， HIT信號到來的不同的時(shí)間反映到p0、p1、p2、p3、p4、p5、p6、p7出現(xiàn)的先后順序的不同，這個(gè)出現(xiàn)的順序反應(yīng)了HIT在八個(gè)相位時(shí)鐘里哪個(gè)區(qū)間到來。即完成了簽相的功能。

上述的分析是假定理想的情況下作出的。簽相器的精度直接決定了TDC的精度，簽相器的精度是目前這種TDC設(shè)計(jì)的瓶頸所在。由于HIT信號進(jìn)入FPGA后要扇出給不同的D觸發(fā)器，HIT信號到達(dá)各個(gè)D觸發(fā)的時(shí)間不可能完全一樣，同時(shí)由于八相位時(shí)鐘的產(chǎn)生一般是用FPGA內(nèi)部的PLL或DLL等資源給出，通過全局時(shí)鐘資源送到FPGA內(nèi)部的邏輯資源，這個(gè)時(shí)間也存在差異。綜上分析，要提高簽相器的工作性能，必須要盡量做到HIT信號扇出到各個(gè)D觸發(fā)器的時(shí)間盡量一致，即HIT到各觸發(fā)器之間的Skew越小越好，這個(gè)可以通過對FPGA開發(fā)軟件，設(shè)置約束文件等完成。另外各個(gè)相位的時(shí)鐘到達(dá)各自D觸發(fā)器的Skew也要越小越好，這個(gè)可以通過對FPGA時(shí)鐘管理資源的設(shè)置完成。

1.2多相位時(shí)鐘同步

鑒相器輸出的反映HIT信號到來時(shí)間的p0、p1、p2、p3、p4、p5、p6、p7信號。為了解決同步問題，我們設(shè)計(jì)了多相位計(jì)數(shù)器，原理與文獻(xiàn)中不同的是，這個(gè)八相位計(jì)數(shù)器的頻率只限于FPGA內(nèi)核的速度，而不在受建立時(shí)間的限制，從而解決了文獻(xiàn)中的超高速計(jì)數(shù)器的穩(wěn)定性問題。我們設(shè)計(jì)時(shí)用clk7去抓clk0的輸出，則建立時(shí)間為7/8時(shí)鐘周期，用clk6去抓clk7輸出的反，建立時(shí)間為7/8時(shí)鐘周期，同理類似，其他觸發(fā)器的建立時(shí)間也是7/8時(shí)鐘周期。這樣多相位時(shí)鐘的工作頻率就只受限于FPGA的內(nèi)核性能。

2　多相位時(shí)鐘TDC實(shí)現(xiàn)及測試

多相位時(shí)鐘TDC在Altera公司Cyclone III芯片中實(shí)現(xiàn)， HIT信號由普通管腳輸入，邏輯設(shè)計(jì)利用verilog硬件描述語言。在對TDC測試中，TDC所能跑到的最高速度為350MHZ，主要受限于HIT到鑒相器中8個(gè)D觸發(fā)器之間的Skew，當(dāng)速度在提高時(shí)，會出現(xiàn)丟碼現(xiàn)象，在350MHZ以下，TDC工作正常，沒有丟碼現(xiàn)象，但是BIN寬的不均勻性能夠觀察到。該TDC的精度357ps。

對TDC的測試主要是BIN寬的測試，測試方法是利用安捷倫任意信號發(fā)生器（AFG3252）隨機(jī)產(chǎn)生任意脈沖，測試讀取的TDC數(shù)據(jù)的后幾位（8相位對應(yīng)最后3bit），這后幾位數(shù)據(jù)反映了HIT信號落在時(shí)鐘中的哪個(gè)區(qū)間，表明TDC的BIN寬信息。上圖反映的是對TDC添加不同約束測試的結(jié)果，當(dāng)約束達(dá)到要求后，可以看出沒有丟碼現(xiàn)象，BIN的均勻性較好。

3　結(jié)束語

論文介紹了一種采用多相位時(shí)鐘TDC設(shè)計(jì)，采用多相位時(shí)鐘實(shí)現(xiàn)時(shí)間內(nèi)插。這種TDC實(shí)現(xiàn)簡單，資源占用較少，性能優(yōu)良。該TDC設(shè)計(jì)的關(guān)鍵在于鑒相精度和多時(shí)鐘域數(shù)據(jù)同步，論文給出了提高鑒相器精度的思路和多時(shí)鐘域數(shù)據(jù)同步的方法。最后在Cyclone III中實(shí)現(xiàn)了該TDC，并給出測試結(jié)果。

參考文獻(xiàn)：

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DOI：10.16640/j.cnki.37-1222/t.2016.13.236