一種基于VPX標(biāo)準(zhǔn)的偵測(cè)雷達(dá)信號(hào)處理系統(tǒng)設(shè)計(jì)方法

王　銳,翟剛毅,許樹(shù)軍,饒　卿

(中國(guó)船舶重工集團(tuán)公司第七二四研究所,南京 211153)

一種基于VPX標(biāo)準(zhǔn)的偵測(cè)雷達(dá)信號(hào)處理系統(tǒng)設(shè)計(jì)方法

王銳,翟剛毅,許樹(shù)軍,饒卿

(中國(guó)船舶重工集團(tuán)公司第七二四研究所,南京 211153)

摘要：介紹了一種基于VPX標(biāo)準(zhǔn)的偵測(cè)雷達(dá)信號(hào)處理系統(tǒng)的技術(shù)設(shè)計(jì)和工程實(shí)現(xiàn)。在VPX通用平臺(tái)架構(gòu)下設(shè)計(jì)了符合VPX規(guī)范的高速采集模塊,并結(jié)合高速FPGA通用信號(hào)處理模塊實(shí)現(xiàn)了偵測(cè)雷達(dá)信號(hào)的采集與處理功能。

關(guān)鍵詞:VPX標(biāo)準(zhǔn);偵測(cè);信號(hào)處理;采集

0引言

隨著雷達(dá)偵測(cè)技術(shù)的不斷發(fā)展,需要傳輸和處理的信息量也越來(lái)越大,對(duì)信號(hào)處理系統(tǒng)的運(yùn)算處理速度、數(shù)據(jù)帶寬和傳輸速率等要求也不斷提高[1-2]。傳統(tǒng)偵測(cè)信號(hào)處理以多個(gè)功能模塊組合而成,集成度較低,設(shè)備量較大,單模塊數(shù)據(jù)處理能力較弱,模塊間數(shù)據(jù)傳輸速率較低,已經(jīng)無(wú)法滿足新型偵測(cè)產(chǎn)品的使用需求。而基于VPX 標(biāo)準(zhǔn)的信號(hào)處理平臺(tái)具備強(qiáng)大的信號(hào)處理、數(shù)據(jù)處理能力,以及高性能數(shù)據(jù)交換能力[3],其高密度計(jì)算及高速交換架構(gòu)使得較少的設(shè)備量即可以實(shí)現(xiàn)復(fù)雜的信號(hào)處理功能。本文通過(guò)該處理平臺(tái)實(shí)現(xiàn)了偵測(cè)雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì),完成了寬帶偵測(cè)信號(hào)的高速采集和多通道信號(hào)處理功能。

1系統(tǒng)功能

偵測(cè)雷達(dá)信號(hào)處理主要對(duì)較大瞬時(shí)帶寬內(nèi)的信號(hào)進(jìn)行接收和處理[4]。根據(jù)需要偵測(cè)目標(biāo)信號(hào)帶寬范圍的不同,并從提高信號(hào)接收靈敏度和信號(hào)檢測(cè)參數(shù)精度等方面進(jìn)行考慮,通?？蓪⑶岸藢掗_(kāi)接收的較大瞬時(shí)帶寬劃分為若干個(gè)子信道分別進(jìn)行信號(hào)處理。多通道信號(hào)處理可以是時(shí)域多通道信號(hào)處理、頻域多通道信號(hào)處理,也可以是頻域時(shí)域混合的多通道信號(hào)處理。時(shí)域多通道信號(hào)處理系統(tǒng)對(duì)每個(gè)子信道分別進(jìn)行數(shù)字信號(hào)采集和信號(hào)處理,系統(tǒng)功能框圖如圖1所示。模擬前端將接收的射頻信號(hào)轉(zhuǎn)換為中頻信號(hào)后,通過(guò)A/D模數(shù)轉(zhuǎn)換將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。數(shù)字信號(hào)通過(guò)數(shù)字正交和低通濾波得到信號(hào)的幅度和相位值。將信號(hào)幅度與算法生成的門(mén)限進(jìn)行過(guò)門(mén)限判斷,如果信號(hào)幅度大于門(mén)限值則對(duì)信號(hào)進(jìn)行參數(shù)測(cè)量計(jì)算,最終將計(jì)算得到的信號(hào)的中心頻率、脈寬、功率電平等信息送至數(shù)據(jù)處理進(jìn)行后續(xù)處理。

圖1　信號(hào)處理功能框圖

2VPX通用信息處理平臺(tái)系統(tǒng)結(jié)構(gòu)

基于VPX架構(gòu)的通用信息處理平臺(tái)由插(機(jī))箱、背板、散熱單元、電源模塊、FPGA通用處理模塊、PowerPC處理模塊、交換模塊、接口擴(kuò)展模塊等組成。模塊在插(機(jī))箱中通過(guò)背板采用前后對(duì)插形式,前插模塊用于數(shù)據(jù)的交換和處理,后插模塊用于機(jī)箱內(nèi)各板卡狀態(tài)的故障監(jiān)測(cè)和實(shí)現(xiàn)對(duì)外信息的輸入與輸出。VPX內(nèi)部的模塊間通過(guò)背板互聯(lián)或通過(guò)交換模塊實(shí)現(xiàn)數(shù)據(jù)交換。

3系統(tǒng)實(shí)現(xiàn)

在信號(hào)采集A/D模數(shù)轉(zhuǎn)換時(shí),AD芯片有效位數(shù)越多轉(zhuǎn)換精度越高。采樣時(shí)鐘越高,可采樣處理的信號(hào)帶寬越大,但同時(shí)對(duì)芯片數(shù)據(jù)傳輸速率的要求也越高。在200 MHz采樣時(shí)鐘時(shí),12位有效位的采樣數(shù)據(jù)加上4位數(shù)據(jù)包頭和校驗(yàn)位后的數(shù)據(jù)速率達(dá)到3.2 Gbps。而數(shù)據(jù)傳輸速率由A/D模數(shù)轉(zhuǎn)換芯片、光模塊和FPGA芯片收發(fā)數(shù)據(jù)速率的能力決定。

在FPGA信號(hào)處理中,時(shí)域多通道信號(hào)處理系統(tǒng)的運(yùn)算量主要體現(xiàn)在數(shù)字正交和多通道濾波。通常需要保證濾波器的特性能滿足通帶較小紋波,過(guò)渡帶較窄且?guī)庖种颇苓_(dá)到60 dB以上。以16 MHz帶寬為例,FIR濾波采用128階4抽取的設(shè)計(jì)，數(shù)字正交后的I、Q兩路信號(hào)通過(guò)128階濾波器進(jìn)行頻域?yàn)V波需要34個(gè)DSP處理單元。信號(hào)的處理結(jié)果通過(guò)緩存合成時(shí)每個(gè)子信道需要8個(gè)36 K的BRAM。

根據(jù)A/D模數(shù)轉(zhuǎn)換芯片、光模塊和FPGA芯片收發(fā)數(shù)據(jù)率,以及FPGA芯片DSP和BRAM等資源數(shù)量綜合考慮,選擇Xilinx公司Virtex-6系列的XC6VLX550T作為信號(hào)處理芯片。設(shè)計(jì)采用200 MHz的采樣時(shí)鐘,12位有效位的A/D模數(shù)轉(zhuǎn)換芯片,在滿足Nyquist采樣定理的前提下,將1 GHz的瞬時(shí)帶寬劃分為19個(gè)信道,每個(gè)信道再劃分為4個(gè)子信道。采用時(shí)域多通道信號(hào)處理方法進(jìn)行信號(hào)處理,并根據(jù)信號(hào)處理對(duì)FPGA芯片的資源需求確定每塊FPGA處理模塊最多可對(duì)8路子信道信號(hào)進(jìn)行信號(hào)處理。

根據(jù)FPGA處理模塊的處理能力對(duì)應(yīng)設(shè)計(jì)了后插板形式的8通道高速ADC信號(hào)采集模塊,實(shí)現(xiàn)了多通道的模數(shù)轉(zhuǎn)換功能。采集數(shù)據(jù)通過(guò)背板傳輸至前插槽與之對(duì)應(yīng)的通用FPGA信號(hào)處理模塊。通用FPGA信號(hào)處理模塊實(shí)現(xiàn)對(duì)信號(hào)的數(shù)字信道化處理、信號(hào)檢測(cè)、參數(shù)測(cè)量等功能,并將最終得到的信號(hào)頻率、脈寬等信息通過(guò)背板以RapidIO方式傳輸至PowerPC數(shù)據(jù)處理模塊。

如前所述,信號(hào)處理系統(tǒng)需要處理19個(gè)子信道的接收信號(hào),而每個(gè)AD信號(hào)采集模塊最多可以采集8個(gè)通道,因此需要3個(gè)AD信號(hào)采集模塊。同時(shí),需要3個(gè)FPGA處理模塊處理相對(duì)應(yīng)采集模塊送來(lái)的信號(hào)。前3個(gè)FPGA處理模塊將處理得到的信號(hào)參數(shù)信息通過(guò)背板送入第4個(gè)FPGA處理模塊。第4個(gè)FPGA處理模塊將數(shù)據(jù)合成后再通過(guò)其后插槽綜合接口模塊的光模塊送出,并通過(guò)背板將數(shù)據(jù)送至PowerPC處理模塊。硬件組成如圖2所示。

圖2　系統(tǒng)平臺(tái)框圖

前3塊FPGA處理模塊工作原理相同,將經(jīng)過(guò)脈沖參數(shù)測(cè)量得到的信號(hào)幅度、寬度和載頻值,再加上信道標(biāo)記和脈沖到達(dá)時(shí)間、天線方位等信息按規(guī)定格式合成,形成脈沖描述字后通過(guò)背板串行傳輸至第4塊FPGA處理模塊。第4塊FPGA處理模塊將送來(lái)的數(shù)據(jù)進(jìn)行合成打包處理后通過(guò)串行RapidIO總線送入PowerPC處理模塊,在PowerPC處理模塊中對(duì)數(shù)據(jù)進(jìn)行進(jìn)一步處理。具體數(shù)據(jù)流程如圖3所示。

3.1多通道ADC信號(hào)采集

ADC信號(hào)采集模塊對(duì)模擬中頻信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換,轉(zhuǎn)換后的高速數(shù)字信號(hào)以高速串行方式通過(guò)VPX背板傳輸至與之對(duì)應(yīng)的FPGA通用信號(hào)處理模塊。每塊 FPGA通用信號(hào)處理模塊包含2個(gè)FPGA處理芯片,每片F(xiàn)PGA處理芯片對(duì)4路送入的ADC采集數(shù)據(jù)分別進(jìn)行解碼,并將解碼數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù),同時(shí)對(duì)每包數(shù)據(jù)頭進(jìn)行誤碼檢測(cè),當(dāng)發(fā)現(xiàn)錯(cuò)誤數(shù)據(jù)時(shí)對(duì)ADC芯片進(jìn)行復(fù)位操作和初始化配置操作。信號(hào)采集流程如圖4所示,模擬信號(hào)通過(guò)50 Ω匹配后送入ADC芯片,轉(zhuǎn)換后的數(shù)字信號(hào)通過(guò)VPX背板送入FPGA處理模塊。

圖3　數(shù)據(jù)流程框圖

圖4　信號(hào)采集流程圖

ADC信號(hào)采集芯片選擇了ADI公司的AD9239,每片AD9239包含4個(gè)通道可對(duì)4路數(shù)據(jù)同時(shí)進(jìn)行模數(shù)轉(zhuǎn)換。AD9239模數(shù)轉(zhuǎn)換后的數(shù)據(jù)格式如表1所示,由8位的數(shù)據(jù)包頭、4包12位的采樣數(shù)據(jù)、8位校驗(yàn)碼組成。在初始化芯片時(shí),可以選擇芯片的PGM控制信號(hào)管腳讓芯片輸出測(cè)試數(shù)據(jù),用于FPGA芯片接收對(duì)齊數(shù)據(jù)位,當(dāng)數(shù)據(jù)位對(duì)齊后再控制芯片輸出真實(shí)采樣數(shù)據(jù)。芯片的默認(rèn)測(cè)試數(shù)據(jù)格式為CCAA DDBB 3553 66A5。數(shù)據(jù)在傳輸時(shí)有3種編碼格式可以選擇,在FPGA芯片接收數(shù)據(jù)后需選擇對(duì)應(yīng)的解碼公式對(duì)數(shù)據(jù)包進(jìn)行解碼。8位的數(shù)據(jù)包頭可在配置芯片時(shí)自行選擇,也可使用默認(rèn)值0xFD。

表1　AD9239數(shù)據(jù)包格式

在FPGA程序中觀測(cè)接收到ADC芯片4路測(cè)試數(shù)據(jù)和實(shí)際數(shù)據(jù)結(jié)果如圖5所示。程序初始化配置ADC芯片結(jié)束后,先接收固定64位的測(cè)試數(shù)據(jù)CCAA DDBB 3553 66A5用于對(duì)齊數(shù)據(jù)位。當(dāng)數(shù)據(jù)位對(duì)齊后,程序控制芯片發(fā)送真實(shí)數(shù)據(jù),接收到的64位數(shù)據(jù)包以0xFD為數(shù)據(jù)包頭,0x00校驗(yàn)位為數(shù)據(jù)包尾。

3.2FPGA信號(hào)處理

FPGA通用信號(hào)處理模塊對(duì)接收到的中頻數(shù)據(jù)首先進(jìn)行數(shù)字正交和頻域?yàn)V波得到I、Q數(shù)據(jù)。同時(shí),為了保證系統(tǒng)對(duì)小信號(hào)的靈敏度,在設(shè)計(jì)中采用4個(gè)低通濾波器對(duì)每個(gè)通道的信號(hào)進(jìn)行濾波,得到4路子信道I、Q數(shù)據(jù)分別進(jìn)行后續(xù)處理。

對(duì)經(jīng)過(guò)數(shù)字正交后的I、Q數(shù)據(jù)進(jìn)行求模和相位計(jì)算,得到信號(hào)包絡(luò)和瞬時(shí)相位。同時(shí)統(tǒng)計(jì)噪聲均值,根據(jù)一定虛警率得到門(mén)限值;將I、Q求模的結(jié)果與門(mén)限值比較,得到信號(hào)檢測(cè)結(jié)果。然后根據(jù)檢測(cè)結(jié)果對(duì)信號(hào)參數(shù)進(jìn)行計(jì)算,得出信號(hào)的幅度、寬度和載頻值。

圖5　ADC 4通道接收數(shù)據(jù)

在脈沖參數(shù)測(cè)量中,脈沖的幅度并不是恒定不變。如果采用固定門(mén)限,對(duì)到達(dá)時(shí)間的測(cè)量將產(chǎn)生較大誤差。而對(duì)脈沖到達(dá)時(shí)間采用自適應(yīng)門(mén)限測(cè)量,則可以克服脈沖幅度起伏對(duì)到達(dá)時(shí)間的影響。具體方法是將在有效檢測(cè)結(jié)果后0.5 μs內(nèi)出現(xiàn)的最大值作為信號(hào)的幅度估計(jì)值,把求模結(jié)果和幅度估計(jì)值的一半比較,大于該值則認(rèn)為是超過(guò)了門(mén)限,對(duì)超過(guò)門(mén)限的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)平均即可得到脈沖幅度。原理框圖如圖6所示。圖中，A表示幅度，PW為脈寬。

圖6　自適應(yīng)門(mén)限測(cè)量方法示意圖

進(jìn)行脈沖寬度參數(shù)的計(jì)算時(shí),在脈沖前沿到達(dá)時(shí)起始脈寬計(jì)數(shù)器,在脈沖后沿到達(dá)時(shí)將結(jié)果輸出。在脈沖前沿鎖存脈沖的到達(dá)時(shí)間。

利用CORDIC算法得到瞬時(shí)相位后,可以利用頻率和相位的關(guān)系實(shí)現(xiàn)數(shù)字鑒頻:

f(m)(φ(m)-φ(m-1))/Ts

數(shù)字鑒頻原理如圖7所示。計(jì)算得到相位差后即可得到信號(hào)的瞬時(shí)頻率。CORDIC算法可利用FPGA芯片中的IPcore實(shí)現(xiàn)。

圖7　基于CORDIC算法的數(shù)字鑒頻原理圖

3.3FPGA數(shù)據(jù)傳輸

FPGA通用信號(hào)處理模塊之間的數(shù)據(jù)主要通過(guò)FPGA芯片內(nèi)部的高速GTX模塊進(jìn)行收發(fā),可通過(guò)芯片的IPcore對(duì)GTX功能模塊進(jìn)行配置操作。本系統(tǒng)設(shè)計(jì)的串行最高線速率為2 Gbps,以滿足多通道高速數(shù)據(jù)流傳輸?shù)男枰?其物理傳輸路徑通過(guò)背板總線進(jìn)行分配從而實(shí)現(xiàn)模塊的高速高集成互聯(lián)。

3.4信號(hào)處理系統(tǒng)測(cè)試結(jié)果

利用信號(hào)源從ADC信號(hào)采集模塊輸入一路脈寬1 μs的脈沖信號(hào),運(yùn)用Xilinx公司提供的調(diào)測(cè)軟件ChipScope對(duì)FPGA內(nèi)部信號(hào)流逐級(jí)觀測(cè),系統(tǒng)處理結(jié)果如圖8、9所示。圖8為ADC采集模塊對(duì)脈沖信號(hào)采集后傳輸至與之對(duì)應(yīng)的FPGA處理模塊接收解碼后的時(shí)域結(jié)果。圖9為第4塊FPGA處理模塊對(duì)前3塊模塊通過(guò)參數(shù)測(cè)量形成的脈沖描述字合成為一路的結(jié)果。脈沖描述字的格式如表2所示。

圖8　脈沖信號(hào)

圖9　合成的脈沖描述字

Bit[0:31]Bit[32:63]Bit[64:95]Bit[96:127]Bit[128:159]Bit[160:191]Bit[192:223]Bit[224:255]報(bào)文頭通道號(hào)和脈沖寬度中心頻率到達(dá)時(shí)間低32位達(dá)到時(shí)間高32位脈沖幅度方位報(bào)文尾和噪聲均值

4結(jié)束語(yǔ)

作為新一代的總線標(biāo)準(zhǔn),VPX具有很高的傳輸速率和帶寬,特別適用于數(shù)據(jù)流量大、運(yùn)算量大、實(shí)時(shí)處理要求高的航天、軍工等場(chǎng)合?；赩PX標(biāo)準(zhǔn)的通用信號(hào)處理和數(shù)據(jù)處理平臺(tái)很好地迎合了上述這種發(fā)展趨勢(shì),使VPX標(biāo)準(zhǔn)成為新一代標(biāo)準(zhǔn)總線的最佳選擇。本文通過(guò)VPX平臺(tái)實(shí)現(xiàn)了一種偵測(cè)雷達(dá)信號(hào)的采集和處理功能,達(dá)到了系統(tǒng)的指標(biāo)要求。

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Design of signal processing system of reconnaissance and detection radar based on VPX standard

WANG Rui, ZHAI Gang-yi, XU Shu-jun, RAO Qing

(No. 724 Research Institute of CSIC, Nanjing 211153)

Abstract:An implementation method of the signal processing system of the reconnaissance and detection radar is introduced based on the VPX standard. According to the VPX general platform architecture, the high-speed collection module is designed, which is in accordance with the VPX specifications, and the signal collection and processing of the reconnaissance and detection radar are realized in combination with the high-speed FPGA general signal processing module.

Keywords:VPX standard; reconnaissance and detection; signal processing; collection

收稿日期:2015-12-02;修回日期:2016-01-19

作者簡(jiǎn)介:王銳(1982-),男,工程師,碩士,研究方向:雷達(dá)信號(hào)處理;翟剛毅(1978-),男,研究員,研究方向:雷達(dá)信息處理;許樹(shù)軍(1985-),男,工程師,碩士,研究方向:雷達(dá)信號(hào)處理;饒卿(1988-),男,工程師,碩士,研究方向:雷達(dá)信號(hào)處理。

中圖分類號(hào):TN911.7

文獻(xiàn)標(biāo)志碼:A

文章編號(hào):1009-0401(2016)02-0022-04