IC+MOS組合電路封裝漏電機理探討

牛社強，胡燕燕，何文海

（天水華天科技股份有限公司，甘肅天水741000）

IC+MOS組合電路封裝漏電機理探討

牛社強，胡燕燕，何文海

（天水華天科技股份有限公司，甘肅天水741000）

通過對IC+MOS電路組合特點的討論，重點對MOSFET晶圓前制程中的缺陷、封裝過程的外力損傷缺陷等對封裝后產(chǎn)品漏電現(xiàn)象的影響進行了探討，以期通過制程控制和過程缺陷分析，為MOSFET封裝在品質(zhì)保證上提供保證。

IC+MOSFET組合封裝；漏電；芯片缺陷；封裝過程；外力損傷

隨著節(jié)能手機、電腦、電視、汽車等電子產(chǎn)品進入普通消費階層，同時由于電氣開關(guān)、充電包的需求急劇增加，IC+MOSFET類的驅(qū)動轉(zhuǎn)換電路需求也出現(xiàn)井噴式增加。漏電問題是解決集成電路IC+MOS組合MOSFET器件封裝的基礎(chǔ)問題之一，本文針對集成電路IC+MOSFET封裝中的漏電現(xiàn)象進行探討，主要對晶圓前制程中的制作缺陷和封裝過程的填充料選擇引起的應(yīng)力缺陷進行探討。

1　　封裝漏電機理

1.1 MOSFET漏電流簡介

以增強型N溝道的MOSFET為例，如圖1所示，當(dāng)在G、S之間加正電壓VGS及在D、S之間加正電壓VDS，則產(chǎn)生正向工作電流ID。改變VGS間的電壓可控制工作電流ID，當(dāng)VGS電壓太低時，漏源之間無電流ID。當(dāng)VGS增加到一定值時，其感應(yīng)的負電荷把兩個分離的N區(qū)溝通形成N溝道，這個臨界電壓稱為開啟電壓 （或稱閾值電壓、門限電壓），用符號VT表示（一般規(guī)定在ID=10 μA時的VGS作為VT）。當(dāng)VGS繼續(xù)增大，ID也隨之增加，并且呈較好線性關(guān)系，如圖2所示，此曲線稱為轉(zhuǎn)換特性。故在一定范圍內(nèi)，改變VGS之間的電阻，可以達到控制ID的作用。

圖1 N溝道MOSFET

圖 2 VGS與ID理論曲線

1.2 IC芯片缺陷對產(chǎn)品漏電的影響

集成電路IC芯片缺陷，是指在晶圓制作（流片）過程中形成的缺陷，包含：鋁保護層裂紋、鋁保護層損傷、光刻不足、鋁線偏移、鋁層氧化等。由于晶圓制作過程缺陷，會影響IC封裝良率、成本以及產(chǎn)品功能，部分缺陷會延伸至終端客戶使用，從而導(dǎo)致更多損失，所以，本節(jié)從集成電路IC芯片制作缺陷對封裝后漏電進行分析討論。在集成電路IC前制程的晶圓制作從形成的缺陷中，鋁保護層裂紋和鋁保護層損傷會導(dǎo)致集成電路IC封裝后產(chǎn)品產(chǎn)生漏電［1］。

鋁保護層缺陷產(chǎn)生的漏電：當(dāng)集成電路IC+MOSFET組合封裝成品進行ID測試時（測試條件：650 V，160℃，30 min，以下測試方法及條件均相同），示波器上出現(xiàn)以下波形（4顆成品），見圖3、圖4所示。

圖3正常產(chǎn)品ID曲線

圖4異常產(chǎn)品ID曲線

當(dāng)柵極、源極VGS增加時，漏極電流ID在每顆成品上表現(xiàn)出一致波形特征，為了排除外圍材料吸濕引起的信號干擾，該4顆產(chǎn)品隨后經(jīng)過125℃，4 h加熱除濕烘焙。再次測試，信號無變化［2］。針對4顆產(chǎn)品進行開封（化學(xué)方法去掉包封材料），并對集成電路IC表面進行激光束的OBRICH分析（OBIRCH常用于芯片內(nèi)部高阻抗及低阻抗分析，線路漏電路徑分析.利用OBIRCH方法，可以有效地對電路中缺陷定位，如線條中的空洞、通孔下的空洞、通孔底部高阻區(qū)等，也可有效檢測短路或漏電，是發(fā)光顯微技術(shù)的有力補充），如圖5～圖7。

圖5高倍下觀察的漏電區(qū)域

圖6進一步放大后漏電區(qū)域

圖7漏電區(qū)域

在MOSFET的源極SOURCE靠近高壓保護環(huán)附近，阻抗異常，電流偏大見圖2；集中MOSFET表面該異常區(qū)域，MOSFET表面有電流燒傷。

利用FIB（Focused Ion beam聚焦離子束）對燒傷位置進行切割并在高倍顯微鏡下放大，如圖8所示。

圖8 MOSFET表面鋁層缺陷

由圖8可以看出，MOSFET表面有鋁層缺陷，即：鋁層裂紋，該鋁層裂紋缺陷會引起漏極ID電流比較MOSFET表面其他區(qū)域明顯偏大。這是因為，當(dāng)MOSFET器件在瞬態(tài)加熱時，表面的裂紋缺陷會導(dǎo)致MOSFET結(jié)短路或瞬態(tài)電阻變小，從而引起漏極電流ID增大。

該漏極電流變化異常只有在瞬間受熱或者電流通過時才會顯，且該變化在一般的集成電路IC成品常規(guī)功能測試中無法檢測，只有在模擬成品電路使用環(huán)境下才能發(fā)現(xiàn)，一旦發(fā)現(xiàn)，該缺陷引起的后果是破壞性的，所以，集成電路IC+MOSFET封裝中，對晶圓前制程缺陷檢測是比較重要的，因為它制約后封裝制程的品質(zhì)以及客戶端的使用結(jié)果。

1.2材料選擇對集成電路IC封裝后產(chǎn)品漏電影響

在樹脂封裝的集成電路IC中，填充用樹脂按形狀分為兩類：結(jié)晶型和球形。結(jié)晶型樹脂聚合為一體后，形狀表現(xiàn)為菱角狀；球形內(nèi)部組成樹脂聚合后，大聚合物分子外觀表現(xiàn)為球形。具體如圖9、圖10所示。

圖9結(jié)晶型樹脂內(nèi)部放大圖

圖10球形樹脂內(nèi)部放大圖

1.2.1結(jié)晶型樹脂包封對MOSFET產(chǎn)品的影響

當(dāng)使用結(jié)晶型樹脂包封MOSFET產(chǎn)品時，包封條件為：注塑壓力：1 200～1 800 Pa，注塑時間：7～15 s，模具溫度：160～180℃，合模壓力：8～20 MPa，經(jīng)125℃溫度條件下3 h固化防濕處理，抽取封裝后產(chǎn)品使用FIB（Focused Ion beam聚焦離子束）方法進行刨面并觀察，菱角形結(jié)晶樹脂在MOSFET表面產(chǎn)生損傷，具體見圖11、圖12所示。

圖11包封樹脂與MOSFET接觸區(qū)域刨面圖

圖12開封后采用物理法處理的MOSFET表面損傷區(qū)

由圖11、圖12可以看出，當(dāng)采用結(jié)晶型包封樹脂時，在高壓作用下，MOSFET表面出現(xiàn)應(yīng)力損傷，同時測試（測試條件：650 V，160℃ 30 min，）未開封樣品漏極電流ID，與正常產(chǎn)品對比，示波器顯示如圖13、圖14所示。

圖13正常產(chǎn)品ID曲線

圖14異常產(chǎn)品ID曲線

可以發(fā)現(xiàn)，表面劃傷的異常產(chǎn)品漏極電流ID較正常產(chǎn)品偏大，原因是劃傷部位由于瞬態(tài)高溫高壓，劃傷缺陷導(dǎo)致MOSFET結(jié)短路或瞬態(tài)電阻變小，從而引起漏極電流ID增大。

1.2.2球型樹樹脂包封對MOSFET產(chǎn)品的影響

當(dāng)使用球型樹脂包封MOSFET產(chǎn)品時，包封條件為：注塑壓力：1 200～1 800 Pa，注塑時間：7～15 s，模具溫度：160～180℃，合模壓力：8～20 MPa，經(jīng) 125℃溫度條件在3 h固化防濕處理，抽取封裝后產(chǎn)品，使用FIB（Focused Ion beam聚焦離子束） 方法進行刨面并開封觀察MOSFET表面，如圖15、圖16所示。

圖15 MOSFET與球形樹脂接觸點刨面

圖16開封后的MOSFET

可以看出，MOSFET表面無損傷，對未開封樣品在高溫高壓狀態(tài)下測試瞬態(tài)漏極電流ID，示波器波形正常，所以，在封裝時包封樹脂選用時，球型樹脂相比結(jié)晶型樹脂，對MOSFET漏極電流影響較小，主要表現(xiàn)在樹脂形狀對MOSFET表面損傷［3］。

2　　結(jié)束語

綜上，本文針對MOSFET表面缺陷對漏極電流ID的影響進行了初步探討，對存在晶圓制作缺陷或外力損傷缺陷時，在高溫高壓條件下，MOSFET漏極電流ID會增加，此外，由于漏極電流ID僅僅在模擬使用條件下才會發(fā)生變化，正常條件下的功能測試無法檢測瞬態(tài)下的漏極電流ID，所以，MOSFET本身缺陷或外力引起的MOSFET損傷缺陷，就顯得尤為致命。同時，進一步的對MOSFET漏極電流變化的研究，將是我們持續(xù)研究的方向。

［1］ 唐冬和.納米MOSFET散粒噪聲抑制及其應(yīng)用［D］.西安：西安電子科技大學(xué)，2011.

［2］ 沈曄.MOSFET封裝不良與最終測試的技術(shù)研究［D］.上海：上海交通大學(xué)，2010.

［3］（美）哈拍（Herper，C.A.）.電子封裝材料與工藝［M］. 3版.沈卓身，賈松良，譯.中國電子學(xué)會電子封裝專業(yè)委員會，2006.

Study of Assembly Technology for IC+MOS Package

NIU Sheqiang，HU Yanyan，HE Wenhai
（Tianshui Huatian Technology Co.，Ltd，Tianshui 741000，China）

By IC+MOS circuit combination characteristic，The article focus on：MOSFET wafer process before the flaws of external force damage，encapsulation process of packaging products such as leakage effect were discussed；In order to，through the analysis of the process and process defects on the MOSFET encapsulation quality guarantee to provide the reference.

IC+MOSFET combination packaging；Electric leakage；Chip defects；Package process；External force damage

TN405

B

1004-4507（2016）06-0016-05

2016-04-06

牛社強（1975～），男，工程師，2003年畢業(yè)西安理工大學(xué)電子科學(xué)與技術(shù)專業(yè)，現(xiàn)于天水華天科技股份有限公司從事集成電路IC塑料封裝的工藝優(yōu)化及組合材料的分析研究工作。