三值光學(xué)計(jì)算機(jī)解碼器中并行感光陣列的設(shè)計(jì)

石也強(qiáng)，金翊，歐陽山，展豪君

（上海大學(xué)計(jì)算機(jī)工程與科學(xué)學(xué)院，上海 200444）

三值光學(xué)計(jì)算機(jī)解碼器中并行感光陣列的設(shè)計(jì)

石也強(qiáng)，金翊，歐陽山，展豪君

（上海大學(xué)計(jì)算機(jī)工程與科學(xué)學(xué)院，上海 200444）

介紹了針對數(shù)千位的三值光學(xué)計(jì)算機(jī)解碼器而設(shè)計(jì)的一款并行感光陣列。在整體規(guī)劃上,采用了將16個(gè)感光單元電路集成為一個(gè)感光模塊,再用多個(gè)感光模塊拼接成實(shí)用的并行感光陣列之策略.設(shè)計(jì)的感光單元電路將三值光學(xué)處理器一個(gè)像素輸出的光信號轉(zhuǎn)換成對應(yīng)的電信號,一個(gè)感光模塊將三值光學(xué)處理器16個(gè)像素輸出的光信號并行轉(zhuǎn)換成對應(yīng)的電信號,感光陣列將三值光學(xué)處理器的數(shù)千個(gè)像素輸出的光信號并行轉(zhuǎn)換成對應(yīng)的電信號.設(shè)計(jì)的感光模塊封裝外形解決了拼裝成大規(guī)模感光陣列的問題.該模塊為三值光學(xué)計(jì)算機(jī)提供了一個(gè)成本低、方便維護(hù)及更換的并行光電器件.最后介紹了對感光模塊中電路的實(shí)驗(yàn)研究和對模塊外形拼接性能的實(shí)物樣板測試,實(shí)驗(yàn)證實(shí)了所設(shè)計(jì)電路的功能有效性和性能穩(wěn)定性,樣板測試表明該設(shè)計(jì)的感光模塊封裝外形適于拼接.

光電轉(zhuǎn)換；并行感光陣列；三值光學(xué)計(jì)算機(jī)；模塊設(shè)計(jì)

隨著可重構(gòu)三值光學(xué)處理器在理論和實(shí)驗(yàn)上的成功［1-6］，研制實(shí)用的三值光學(xué)計(jì)算機(jī)成為該領(lǐng)域的一個(gè)關(guān)注點(diǎn)［7-8］，于是對這種新型計(jì)算機(jī)各部件的探索正在逐步從其工作原理和構(gòu)造原理的研究轉(zhuǎn)向精密設(shè)計(jì)方面的研究，即通過對部件的精密設(shè)計(jì)來提高整機(jī)性能并達(dá)到實(shí)際可用的水平.在這個(gè)背景下，2004—2013年金翊等［9-15］對三值光學(xué)計(jì)算機(jī)的光電信號轉(zhuǎn)換部件——解碼器的感光陣列進(jìn)行了全新設(shè)計(jì)，即以三值光學(xué)計(jì)算機(jī)前期實(shí)驗(yàn)系統(tǒng)中建立的解碼器理論和技術(shù)為基礎(chǔ)，在延續(xù)了原技術(shù)中的電路、感光原理以及液晶結(jié)構(gòu)的基礎(chǔ)上，針對構(gòu)建全并行解碼器這一目標(biāo)，對現(xiàn)有的技術(shù)進(jìn)行了重大改進(jìn).

在三值光學(xué)計(jì)算機(jī)的研究過程中，以往的工作重心都集中在計(jì)算功能的實(shí)現(xiàn)上［7-8,16-21］，面對整機(jī)性能的追求才剛剛開始，因此其解碼器的光電轉(zhuǎn)換部件至今仍將手機(jī)攝像頭用作替代品.然而，攝像頭的工作速度以滿足視覺為目標(biāo)，鑒于視覺要求的幀頻遠(yuǎn)遠(yuǎn)低于圖像傳感器處理一幀圖像數(shù)據(jù)的速度，故攝像頭都采用行掃描工作方式，即攝像頭都采用對圖像像素依次處理的串行技術(shù).但是，光學(xué)計(jì)算機(jī)要求對圖像的所有像素同時(shí)進(jìn)行處理，故用作替代品的攝像頭嚴(yán)重影響了三值光學(xué)計(jì)算機(jī)的整機(jī)性能.目前在國內(nèi)外對并行光電轉(zhuǎn)換陣列的研究比較少［22-24］，少量成品的價(jià)格比較昂貴，而且封裝外形完全不適合在三值光學(xué)解碼器中使用，為此從科學(xué)研究、經(jīng)濟(jì)效益和封裝外形等方面考慮，研究用于三值光學(xué)計(jì)算機(jī)解碼器的并行光電轉(zhuǎn)換器件很有必要.針對這一需求，本研究提出了一種適用于三值光學(xué)計(jì)算機(jī)解碼器的并行感光陣列，包括設(shè)計(jì)了該并行感光陣列的工作電路、單元芯片的集成規(guī)模、單元芯片的封裝外形、單元芯片的內(nèi)部電路、單元芯片的外部引腳配置、用單元芯片拼裝成大規(guī)模并行感光陣列等.本研究通過必要的實(shí)驗(yàn)證實(shí)了所設(shè)計(jì)的并行感光陣列的有效性和適用性，并報(bào)道了這項(xiàng)研究的核心內(nèi)容和實(shí)驗(yàn)情況.

1 并行感光陣列的設(shè)計(jì)要點(diǎn)

1.1 設(shè)計(jì)方案的選擇

本設(shè)計(jì)的總體目標(biāo)是研發(fā)全部像素并行工作的、易維護(hù)且造價(jià)低的感光陣列.

為達(dá)到這個(gè)目標(biāo)，最直觀的設(shè)計(jì)方案是制作一整塊與液晶板大小相同的感光陣列.以三值光學(xué)計(jì)算機(jī)實(shí)驗(yàn)系統(tǒng)使用的液晶板為例，需要制作一塊24×24大小的陣列.該方案雖能達(dá)到全部像素并行工作的目的，但一個(gè)器件中包含很多相同的單元電路，這存在3個(gè)問題：①成品的需要量很小，導(dǎo)致成本很高；②單個(gè)陣列中包含的像素越多，單像素?fù)p壞的概率就越高，而單像素?fù)p壞就會導(dǎo)致整個(gè)陣列不可用，于是成品的損壞率就很高，這進(jìn)一步提高了成本；③使用過程中有一個(gè)像素點(diǎn)損壞就需要更換整個(gè)陣列，當(dāng)更換了整個(gè)感光陣列后，系統(tǒng)的每個(gè)像素都需要重新設(shè)定工作電壓，從而使系統(tǒng)維護(hù)相當(dāng)困難.故這個(gè)方案是不可行的.

第二種方案是將每一個(gè)感光電路制作成一個(gè)芯片，即每個(gè)芯片僅包含一個(gè)感光像素.顯然，對這種小芯片的需求量會很大，每個(gè)小芯片的成本就會比較低，而且一個(gè)感光像素?fù)p壞時(shí)只需更換一個(gè)小芯片，對其他像素沒有產(chǎn)生影響，便于維護(hù).但是，小芯片的體積很小，對制作工藝的精度要求較高，而且制作一塊24×24大小的陣列就需將576個(gè)小芯片拼接起來，導(dǎo)致拼接大感光陣列很難.因此這個(gè)方案也不可行.

第三種設(shè)計(jì)方案是取前兩種設(shè)計(jì)方案中的合理部分，綜合考慮電路制作的難易、感光陣列的成本、拼接的可實(shí)現(xiàn)性和維護(hù)難度等因素，構(gòu)造包含多個(gè)感光像素的單元芯片，并使單元芯片的體積和外形便于拼接.這樣的單元芯片有便于制作、成本較低、方便拼接、易于維護(hù)等優(yōu)點(diǎn).鑒于此，本研究選擇了這個(gè)方案.

在第三種設(shè)計(jì)方案的指導(dǎo)下，本研究選定一個(gè)單元芯片中包含4×4個(gè)感光像素.主要原因有以下3個(gè)方面：①為方便模塊的拼接與擴(kuò)充，將模塊的形狀設(shè)計(jì)為方陣；②為了便于利用現(xiàn)有的常規(guī)器件，如四運(yùn)算放大器LM324、16位鎖存器，故方陣的階數(shù)最好為2的冪數(shù)；③綜合考慮陣列的幾何尺寸大小、目標(biāo)像素的大小以及模塊加工制作的難易程度、拼接成大感光陣列的方便性和維護(hù)的簡便性.

1.2 關(guān)鍵技術(shù)

為制作合適的感光模塊，必須解決的關(guān)鍵技術(shù)如下.

（1）當(dāng)被測圖像上任一個(gè)像素的亮度超過亮閾值時(shí)，對應(yīng)感光單元輸出確定的高電平值；而當(dāng)被測圖像任一個(gè)像素的亮度低于暗閾值時(shí)，對應(yīng)感光單元輸出確定的低電平值.

（2）感光陣列的所有感光單元同時(shí)曝光，同時(shí)輸出探測電平.

（3）制作包含適當(dāng)數(shù)量感光單元的并行感光模塊，并用這種感光模塊拼接成大規(guī)模的感光陣列.

如果能解決關(guān)鍵技術(shù)（1），則允許三值光學(xué)處理器輸出光信號的亮度在一個(gè)較大的范圍內(nèi)變化，于是就降低了對光學(xué)處理器輸出圖像的亮度均勻性要求，進(jìn)而降低了對光源穩(wěn)定性的要求；也降低了對液晶旋光角度的精準(zhǔn)性要求，進(jìn)而降低了對液晶控制電路的精度要求.這就使得三值光學(xué)計(jì)算機(jī)整機(jī)更容易達(dá)到穩(wěn)定的工作狀態(tài)，且降低制造精度和研發(fā)成本.

解決這個(gè)問題的設(shè)計(jì)要點(diǎn)是：用一個(gè)感光管、一個(gè)運(yùn)算放大器（以下簡稱運(yùn)放）和一位鎖存器構(gòu)成一個(gè)感光單元.在感光單元中，感光管的輸出端接運(yùn)算放大器的輸入端，運(yùn)放的輸出端接鎖存器的輸入端，鎖存器的輸出端為該感光單元的輸出信號.在這個(gè)設(shè)計(jì)中，感光管用來探測光學(xué)處理器中一個(gè)像素的光亮度，運(yùn)放將感光管的輸出放大到足以推動鎖存器輸入端的電平，而鎖存器對運(yùn)放的輸出電平進(jìn)行整形，使該感光單元的輸出電平符合TTL電平規(guī)范.

關(guān)鍵技術(shù)（2）是針對并行感光陣列的基本要求，解決這個(gè)問題的設(shè)計(jì)要點(diǎn)是：將所有感光單元中鎖存器的鎖存有效端并接在一起，用一個(gè)信號控制所有感光單元同時(shí)探測光學(xué)處理器各像素的輸出光強(qiáng)；并將所有感光單元中鎖存器的輸出有效端并接在一起，用一個(gè)信號控制所有感光單元同時(shí)輸出探測電平.

關(guān)鍵技術(shù)（3）的作用有3點(diǎn)：①制作數(shù)量較多的小感光模塊比制作一個(gè)大感光陣列的成本低很多；②用小感光模塊可以拼接成長寬尺寸不同的多種并行感光陣列，以適應(yīng)三值光學(xué)處理器使用不同規(guī)格的液晶陣列；③當(dāng)感光陣列局部損壞時(shí)，只需調(diào)換損壞的幾個(gè)感光模塊即可修復(fù)整個(gè)感光陣列，從而延長系統(tǒng)的壽命，降低維護(hù)成本.

解決這個(gè)問題的設(shè)計(jì)要點(diǎn)是：將16個(gè)感光單元排成4×4方陣構(gòu)成一個(gè)感光模塊，這16個(gè)感光單元的一位鎖存器合并成一個(gè)16位鎖存器；該模塊的一面均勻排列4×4個(gè)感光管，另一面排列24根電接觸針，其中16根為16位鎖存器數(shù)據(jù)的輸出針，一根為鎖存信號，一根為輸出有效信號，兩根電源，兩根地線，兩根未用（計(jì)劃用于防止插座接反）；該模塊的4個(gè)側(cè)面為燕尾形互接齒，以方便拼接成感光陣列時(shí)感光模塊間相互嚙合.

2 并行感光陣列的詳細(xì)設(shè)計(jì)

2.1 電路設(shè)計(jì)

（1）感光單元設(shè)計(jì).

本研究采用的CMOS型感光管是一種光控三極管，當(dāng)其光控端接收到光照時(shí)，它的PN結(jié)電阻減小，借此實(shí)現(xiàn)光照信號強(qiáng)度對PN結(jié)上電信號強(qiáng)度的控制.但光電管允許通過的電流強(qiáng)度在微安量級，通常用運(yùn)放電路將這個(gè)弱信號放大到可以被后續(xù)電路識別的程度，本研究也采用這一設(shè)計(jì)思想，具體電路設(shè)計(jì)如圖1所示.圖1中感光管為CMOS型光電三極管，運(yùn)放采用負(fù)反饋反向比例放大電路，鎖存器為一位D觸發(fā)器.本研究用G、L和D分別表示感光管和鎖存器.

圖1的工作原理可以簡述為照射到感光管上的光信號越亮，感光管的導(dǎo)通性就越好，則運(yùn)放兩個(gè)輸入端的信號差就越大，運(yùn)放的輸出電壓就越高，當(dāng)光照強(qiáng)度超過一個(gè)較高的亮度時(shí)，運(yùn)放輸出電壓就會超過3.5V，這時(shí)對于鎖存器的輸入端就是高電平狀態(tài)，鎖存器就存儲“1”值；而當(dāng)光照強(qiáng)度低于一個(gè)較低的閾值時(shí)，運(yùn)放輸出電壓就會遠(yuǎn)低于3.5V，這時(shí)鎖存器的輸入端處于低電平狀態(tài)，它就存儲“0”值.用這個(gè)電路去探測光學(xué)處理器一個(gè)像素的輸出光強(qiáng)，當(dāng)該像素輸出亮信號時(shí)，鎖存器中就存儲到“1”值，而當(dāng)該像素輸出暗信號時(shí)，鎖存器中就存儲到“0”值.于是圖1的電路將光學(xué)處理器一個(gè)像素的輸出光信號轉(zhuǎn)換成一位的電信號，故本研究稱它為感光單元電路.

圖1的工作時(shí)序由鎖存器的鎖存有效端LE和輸出有效端OE控制，當(dāng)給LE施加有效信號時(shí)，鎖存器將運(yùn)放的當(dāng)前輸出值保存在鎖存器中，即完成探測光強(qiáng)的操作，當(dāng)給OE施加有效信號時(shí)，鎖存器將保存的值輸出.于是外界通過適時(shí)給LE和OE施加有效信號，控制感光單元的操作時(shí)序.另外，鎖存器輸出標(biāo)準(zhǔn)的TTL電平，這意味著對運(yùn)放的輸出信號進(jìn)行了整形，于是只要照射感光管的光強(qiáng)度超過較大閾值［25-26］，即使光強(qiáng)有波動也不會影響感光單元電路輸出“1”；同理，暗光狀態(tài)有波動也不會影響感光單元電路輸出“0”，因此這個(gè)電路對光學(xué)處理器輸出光信號強(qiáng)度的容錯能力較高.

圖1 感光單元電路Fig.1 Photoreceptor cell circuit

（2）感光模塊設(shè)計(jì).

圖1給出的感光單元電路能夠探測光學(xué)處理器的一個(gè)像素輸出的光信號，對于有數(shù)百萬個(gè)像素并行工作的光學(xué)處理器［27-28］，每個(gè)像素都需要一個(gè)感光單元電路，這數(shù)百萬個(gè)感光單元電路將按照光學(xué)處理器像素的排列方式組成感光陣列.由于光學(xué)處理器的像素面積很小，這些感光單元電路必須采用集成化制造技術(shù)構(gòu)成一個(gè)與光學(xué)處理器對應(yīng)的大規(guī)模集成感光陣列，本研究就是為構(gòu)建這種大規(guī)模集成感光陣列奠定技術(shù)和結(jié)構(gòu)研究的基礎(chǔ).因此，必須考慮用盡量低的代價(jià)來驗(yàn)證用圖1給出的感光單元電路排成的感光陣列的功能有效性和制造的可行性.為達(dá)到這一目標(biāo)，考慮在此期間三值光學(xué)處理器還保持著較大的像素面積以方便人眼直接觀察，本研究采取用較少的感光單元構(gòu)成一個(gè)小規(guī)模集成度的感光模塊，再用許多感光模塊拼接成感光陣列之策略.由于感光模塊的集成度較小，其研發(fā)成本和風(fēng)險(xiǎn)比研發(fā)感光陣列低很多；由于需要的數(shù)量較多，每個(gè)感光模塊的制作成本就比較低；由于感光陣列用很多感光模塊拼接而成，當(dāng)感光陣列局部損壞時(shí)，只需更換個(gè)別感光模塊即可，從而降低了實(shí)驗(yàn)研究的成本和系統(tǒng)維護(hù)成本，因此這個(gè)策略滿足本研究的需要.

鑒于目前三值光學(xué)處理器一個(gè)像素的尺寸為3.98 mm×3.28 mm［29］，本設(shè)計(jì)的感光模塊包含排成4×4方陣的16個(gè)感光單元電路，圖2給出了感光模塊的內(nèi)部電路圖.為了進(jìn)一步減小感光模塊的集成度，也為了能對運(yùn)放輸出電平進(jìn)行更細(xì)致的研究和利用，圖2中將16個(gè)感光單元的一位鎖存器集中在一個(gè)16位的常規(guī)鎖存器中，并將該存儲器設(shè)置在感光模塊之外，于是這個(gè)鎖存器可以使用常規(guī)芯片，進(jìn)一步降低研究成本.由于16個(gè)感光單元的一位鎖存器集中在一個(gè)鎖存芯片中，它們的OE端在鎖存芯片內(nèi)連在一起，LE端也連在一起，于是16個(gè)感光單元的操作時(shí)序完全同步.

圖2 感光模塊電路Fig.2 Photoreceptor module circuit

在使用中，每個(gè)感光模塊都將被貼附在三值光學(xué)處理器的輸出畫面上，每一個(gè)感光管正好對正光學(xué)處理器的一個(gè)像素.于是，每個(gè)感光模塊并行探測光學(xué)處理器16個(gè)像素的光強(qiáng)度并同時(shí)輸出探測結(jié)果，整個(gè)感光陣列就同時(shí)探測光學(xué)處理器每個(gè)像素輸出的光信息，并同時(shí)輸出探測結(jié)果，成為實(shí)現(xiàn)三值光學(xué)計(jì)算機(jī)并行解碼器的基本器件.

2.2 感光模塊的封裝設(shè)計(jì)

用多個(gè)模塊拼接成實(shí)用的感光陣列的設(shè)計(jì)思想可以有效降低研發(fā)成本、制作成本和維護(hù)成本.但模塊的幾何尺寸應(yīng)既方便模塊電路和引腳的配置，又便于每個(gè)感光單元對正光學(xué)處理器的一個(gè)像素，而模塊的外形也應(yīng)既方便相互拼接，又便于相互嚙合，避免松散，為此本研究詳細(xì)設(shè)計(jì)了感光模塊的封裝.

（1）感光模塊尺寸.

設(shè)計(jì)感光模塊外形的最大幾何尺寸為長17.60 mm、寬15.14 mm，高度由芯片制作工藝確定（見圖3）.

設(shè)計(jì)感光模塊的正面為光線射入面，要求鏡面平整且透光性好，各部分的具體尺寸如圖3所示.圖3中的白色部分對應(yīng)于光學(xué)處理器輸出面上的像素面積，灰色部分對應(yīng)于光學(xué)處理器輸出面上像素之間的隔光帶，每一個(gè)白色區(qū)域的中部安置一個(gè)感光單元的光電管，為提高感光管的可靠性，在每個(gè)白色區(qū)域中安放并聯(lián)的3個(gè)感光管，只要有一個(gè)感光管能正確感知光學(xué)處理器像素的輸出光強(qiáng)，該感光單元即可正常工作.為充分降低相鄰液晶點(diǎn)對感光陣列的影響，液晶像素的隔光帶必須正對感光模塊中感光管之間的間隔，并且制作時(shí)盡量將感光管集中在圖3中白色區(qū)域中心，以增大隔光帶的尺寸，降低相鄰液晶點(diǎn)的相互影響.

設(shè)計(jì)感光模塊的背面安裝垂直插針，用于電連接.參考派睿公司M50-3500622型號的排針規(guī)格，設(shè)計(jì)感光模塊安裝兩個(gè)相同的雙排直針A和B，它們在感光模塊上的定位參數(shù)如圖4所示.排針的幾何參數(shù)為針距1.27mm、行距1.27mm，針直徑為0.50mm，電器參數(shù)為額定電流1A、絕緣電壓為500V，環(huán)境溫度：［-40，105］?C.

圖3 感光陣列模塊尺寸大?。╩m）Fig.3 Photoreceptor array module size（mm）

（2）模塊電接觸引腳設(shè)計(jì).

感光模塊共有24根插針，各針的編號如圖4所示，各針的功能定義如表1所示，其中O1～O16是16個(gè)感光單元輸出的電信號，在本設(shè)計(jì)中為各個(gè)運(yùn)放輸出的電平.第7號和第19號引腳沒有定義，要求對應(yīng)的插座上的這兩個(gè)位置為空，以防止插反.

圖4 感光陣列模塊引腳設(shè)計(jì)（mm）Fig.4 Photoreceptor array module pin design（mm）

表1 感光陣列模塊引腳功能定義Table 1 Pin function definition of photoreceptor array module

（3）模塊外形設(shè)計(jì).

為方便將感光模塊拼接成感光陣列，在感光模塊的4個(gè)側(cè)面設(shè)計(jì)了燕尾形互接齒，具體形狀和尺寸如圖5所示.

圖5 感光陣列模塊封裝外形三視圖（mm）Fig.5 Photoreceptor array module encapsulation shape（mm）

3 實(shí)驗(yàn)

3.1 電路原理實(shí)驗(yàn)

3.1.1 實(shí)驗(yàn)環(huán)境搭建

圖6中的實(shí)驗(yàn)電路板上焊裝有8個(gè)如圖1所示的感光單元電路，其中感光管采用與感光單元中感光材料質(zhì)地和結(jié)構(gòu)均相同的CMOS管，以真實(shí)驗(yàn)證感光單元的工作情況；各電阻的值分別為R1=200?，反饋電阻Rf=50 M?，平衡電阻R2=3 k?；8個(gè)運(yùn)算放大器采用兩個(gè)LM324芯片來實(shí)現(xiàn)，記為LM324-A和LM324-B，每片集成了4個(gè)運(yùn)算放大器，每個(gè)運(yùn)放負(fù)責(zé)放大一個(gè)感光管的輸出信號；8個(gè)一位鎖存器采用一片LS573來實(shí)現(xiàn)，LS573中集成了8位鎖存器；還焊裝了一個(gè)12針插口，用于連接嵌入式系統(tǒng).實(shí)驗(yàn)電路板上各元件的主要連線如圖7所示.

在圖7所示的連接中，鎖存器LS573的輸出有效端OE通過H12的8號引腳與嵌入式系統(tǒng)的GPB1相連，于是當(dāng)嵌入式系統(tǒng)在GPB1輸出低電平時(shí)，控制LS573輸出鎖存值，即控制鎖存器輸出的嵌入式系統(tǒng)指令為rGPBCON=0x10，rGPBDAT=0x01；同理，LS573的鎖存有效端LE通過H12的9號引腳與嵌入式系統(tǒng)的GPB2相連，于是當(dāng)嵌入式系統(tǒng)在GPB2輸出低電平時(shí)，控制LS573鎖存輸入值，即控制鎖存的嵌入式系統(tǒng)指令為rGPBCON=0x04，rGPBDAT=0x03.在這個(gè)連接下，通過PC機(jī)的ADS開發(fā)環(huán)境向嵌入式系統(tǒng)發(fā)出的實(shí)驗(yàn)命令由一個(gè)鎖存命令和經(jīng)過延時(shí)t后的一個(gè)鎖存器輸出指令組成：rGPBCON=0x10，rGPBDAT=0x03，delay（100），rGPBCON=0x04，rGPBDAT=0x01.

圖6 感光陣列（8位）實(shí)驗(yàn)照片F(xiàn)ig.6 Photoreceptor array（8 bits）experiment device photo

3.1.2 實(shí)驗(yàn)過程

為了能夠全面地測試與驗(yàn)證并行感光陣列的功能，本設(shè)計(jì)的實(shí)驗(yàn)步驟如下.

（1）用散射光照亮8個(gè)感光管，使0號感光單元的運(yùn)放輸出電平達(dá)3.5V（使用DT-9205A型號數(shù)字萬用表測量）；發(fā)出實(shí)驗(yàn)命令；在PC上保存收到的鎖存器輸出值.理論值為FF.

（2）遮擋對8個(gè)感光管的光照；發(fā)出實(shí)驗(yàn)命令；在PC上保存收到的鎖存器輸出值.理論值為00.

（3）遮擋對1、3、5、7號感光管的光照；發(fā)出實(shí)驗(yàn)命令；在PC上保存收到的鎖存器輸出值.理論值為55.

女人很漂亮，約莫二十歲出頭，高挑的個(gè)頭，瓷白的皮膚。一條曵地的白色紗裙像一朵盛開的白色薔薇朝下鋪陳開放著。

（4）遮擋對0、2、4、6號感光管的光照；發(fā)出實(shí)驗(yàn)命令；在PC上保存收到的鎖存器輸出值.理論值為AA.

（5）降低散射光亮度，使0號感光單元的運(yùn)放輸出電平約3.0V；執(zhí)行實(shí)驗(yàn)步驟（1）～（4）.

（6）降低散射光亮度，使0號感光單元的運(yùn)放輸出電平約2.5V；執(zhí)行實(shí)驗(yàn)步驟（1）～（4）.

（7）降低散射光亮度，使0號感光單元的運(yùn)放輸出電平約2.0V；執(zhí)行實(shí)驗(yàn)步驟（1）～（4）.

（8）根據(jù)上述實(shí)驗(yàn)情況，調(diào)整散射光亮度，重復(fù)實(shí)驗(yàn)步驟（1）～（4），找到能正確測定光信號的光強(qiáng)度值所對應(yīng)的0號感光單元的運(yùn)放輸出電平.

（9）根據(jù)步驟（8）的實(shí)驗(yàn)結(jié)果定出光亮度的高閾值，執(zhí)行實(shí)驗(yàn)步驟（1）～（4），重復(fù)10遍，每次重復(fù)間隔2min.

（10）根據(jù)步驟（8）的實(shí)驗(yàn)結(jié)果定出光亮度的低閾值，執(zhí)行實(shí)驗(yàn)步驟（1）～（4），重復(fù)10遍，每次重復(fù)間隔2min.

3.1.3 實(shí)驗(yàn)數(shù)據(jù)及分析

步驟（1）的目的是為了判斷感光陣列能否正確地探測到光強(qiáng)度的亮狀態(tài)；步驟（2）是為了判斷感光陣列能否正確地探測到光強(qiáng)度的暗狀態(tài)；步驟（3）和（4）是為了判斷液晶相鄰像素的亮暗信息是否影響感光陣列的工作；步驟（5）～（8）的設(shè)計(jì)目的是為了找出感光陣列的亮暗閾值；步驟（9）是為了驗(yàn)證感光陣列的亮閾值是否正確；步驟（10）是為了驗(yàn)證感光陣列的暗閾值是否正確.

根據(jù)光電轉(zhuǎn)換原理，目標(biāo)像素的光強(qiáng)度用0號感光單元的運(yùn)放輸出電壓表示.這里由于篇幅所限，表2中只列出了上述實(shí)驗(yàn)過程中步驟（1）和（3）的實(shí)驗(yàn)數(shù)據(jù).步驟（2）的實(shí)驗(yàn)數(shù)據(jù)全部為0，步驟（4）和步驟（3）相似，略.

圖7 感光陣列（8位）實(shí)驗(yàn)圖Fig.7 Photoreceptor array（8 bits）experimental schematic diagram

表2 實(shí)驗(yàn)數(shù)據(jù)Table 2 Experimental data

分析實(shí)驗(yàn)數(shù)據(jù)可知，在0號感光單元的輸出電壓值為［0，1］V之間，不管是否用黑色物質(zhì)擋住感光陣列，測試單元的輸出電信號的值均為0，與理論值一致；0號感光單元的輸出電壓值在［2.0，3.5］V之間時(shí)，如果感光管被黑色的不透光物體遮擋住，測試單元輸出的電信號為0，否則為1，與理論值一致；當(dāng)0號感光單元的輸出電壓值在［1，2］V時(shí)，測試單元輸出的電信號有時(shí)為1，有時(shí)為0，光電轉(zhuǎn)換的結(jié)果是不穩(wěn)定的，該區(qū)間對應(yīng)的光強(qiáng)度介于暗閾值與亮閾值之間.

3.1.4 實(shí)驗(yàn)結(jié)論

（1）能正確測定光信號的光強(qiáng)度亮閾值所對應(yīng)的0號感光單元的運(yùn)放輸出電平為2V；暗閾值所對應(yīng)的0號感光單元的運(yùn)放輸出電平為1V.

（2）當(dāng)光強(qiáng)度超過選定的高閾值時(shí)，各感光單元的輸出值在反復(fù)10次的實(shí)驗(yàn)中都為1，與理論值一致.

（3）當(dāng)光強(qiáng)度低于選定的低閾值時(shí)，各感光單元的輸出值在反復(fù)10次的實(shí)驗(yàn)中都為0，與理論值一致.

（4）當(dāng)光強(qiáng)度介于暗閾值與亮閾值之間時(shí)，隨著光強(qiáng)度的降低（電壓值的下降），輸出1的能力明顯減弱，輸出0的能力明顯增強(qiáng).

（5）步驟（3）和（4）的實(shí)驗(yàn)結(jié)果表明，相鄰液晶點(diǎn)像素之間的亮暗對感光陣列沒有影響.

3.2 外形及拼接實(shí)驗(yàn)

為了驗(yàn)證模塊設(shè)計(jì)中外形封裝的正確性，本研究采用厚度為2mm的雙色塑料板制作了感光模塊的1∶1外形樣板，用這種樣板進(jìn)行了拼接實(shí)驗(yàn).操作容易，拼接效果良好，拼接實(shí)物照片如圖8所示.

圖8 感光陣列模塊拼接示意圖Fig.8 Photoreceptor array module splicing diagram

4 并行解碼器與串行解碼器的對比

三值光學(xué)計(jì)算機(jī)解碼器的基本功能是將光學(xué)處理器的輸出結(jié)果從光信號轉(zhuǎn)換為電信號，其核心部件是光電轉(zhuǎn)換器件，將感光陣列作為光電轉(zhuǎn)換器件的解碼器稱為并行解碼器，將CMOS手機(jī)攝像頭作為光電轉(zhuǎn)換器件的解碼器稱為串行解碼器.雖然二者的解碼過程比較類似，但在性能上卻有較大區(qū)別.

首先，在串行解碼器中，CMOS攝像頭工作速度以滿足視覺為目標(biāo)，通常為30幀/s，鑒于視覺要求的幀頻遠(yuǎn)遠(yuǎn)慢于圖像傳感器處理一幀圖像數(shù)據(jù)的速度，故攝像頭都采用行掃描工作方式，即采用攝像頭對圖像像素依次處理的串行技術(shù)，因此采用該器件的解碼器也是串行的.解碼的每個(gè)數(shù)字電信號的寬度為8位或10位，進(jìn)而影響光學(xué)解碼器的工作速度.

本設(shè)計(jì)的感光陣列能夠全并行地探測到三值光學(xué)處理器對應(yīng)像素的光狀態(tài)，并且同時(shí)將光電轉(zhuǎn)換結(jié)果進(jìn)行輸出.三值光學(xué)處理器的信號光源與SI-PIN光電二極管的光譜特性相符合，均在可見光與紅外光之間；光電二極管響應(yīng)時(shí)間的數(shù)量級為10-6s，低于液晶的響應(yīng)時(shí)間（10-3s）［27-28］.另外，感光陣列中使用的光電二極管具有信號噪聲低、線性性能好、價(jià)格低廉、使用壽命長、外加電壓低、功耗小和穩(wěn)定可靠等優(yōu)越的特性，能滿足光學(xué)解碼器的全并行、低功耗和可靠性的需求，故感光陣列更適合用作三值光學(xué)解碼器中的光電轉(zhuǎn)換器件.

5 結(jié)束語

隨著三值光學(xué)計(jì)算機(jī)整機(jī)實(shí)驗(yàn)系統(tǒng)SD11的建成，快速提高三值光學(xué)計(jì)算機(jī)的性能成為下一個(gè)研究重點(diǎn).在當(dāng)前的三值光學(xué)計(jì)算機(jī)實(shí)驗(yàn)系統(tǒng)中，制約提高運(yùn)行速度的主要因素之一是解碼器感光部分采用了串行工作的攝像頭，因此研發(fā)并行工作的解碼器感光部件成為提高三值光學(xué)計(jì)算機(jī)性能的關(guān)鍵技術(shù)之一.本研究為解決這一問題設(shè)計(jì)了一款并行感光陣列器件.該設(shè)計(jì)采用將16個(gè)感光單元電路集成為一個(gè)感光模塊，再用多個(gè)感光模塊拼接成實(shí)用的并行感光陣列之策略.由于感光模塊的集成度低而用量大，因此大幅度降低了研發(fā)成本，提高了感光陣列的可維護(hù)性；而且感光模塊的幾何尺度適中，能容納足夠多的電路引腳，便于保存、手持、安裝.經(jīng)過實(shí)驗(yàn)驗(yàn)證，本設(shè)計(jì)的感光單元電路功能達(dá)到要求，工作可靠；感光模塊外形合理，拼接方便，相對位置穩(wěn)定可靠.本研究為廠家生產(chǎn)這種并行感光模塊奠定了理論基礎(chǔ)和提供技術(shù)支持，為三值光學(xué)計(jì)算機(jī)構(gòu)造并行解碼器解決了關(guān)鍵技術(shù)問題.

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Design of parallel photosensitive array in ternary optical computer decoder

SHI Yeqiang，JIN Yi，OUYANG Shan，ZHAN Haojun
（School of Computer Engineering and Science，Shanghai University，Shanghai 200444，China）

This paper discusses the design of a parallel photosensitive array for a decoder in a thousand-bit ternary optical computer.The strategy is to make a parallel module with 16 photosensitive pixels and circuits,and joint some modules into a utility parallel photosensitive array.Each module transforms 16 three-state optical signals from a ternary optical processor into 16 two-state electoral signals concurrently.A parallel photosensitive array then transforms thousands of three-state optical signals into electoral signals concurrently.Thus the module becomes a low-cost,maintainable and replaceable parallel photoelectric device.Experiments are performed to verify stability and correctness of the photosensitive pixels and their circuits.A test on four samples of the module outline shows that splicing a large-scaled photosensitive array with lots of modules is convenient.

photoelectric conversion；parallel photosensitive array；ternary optical computer；module design

TP 311

A

1007-2861（2016）04-0449-12

10.3969/j.issn.1007-2861.2015.01.004

2014-12-17

國家自然科學(xué)基金資助項(xiàng)目（61073049）；國家自然科學(xué)基金青年基金資助項(xiàng)目（61103054）；上海市教委科研創(chuàng)新項(xiàng)目（13ZZ074，13YZ005）；上海市自然科學(xué)基金資助項(xiàng)目（13ZR1416000）；上海高校青年教師培養(yǎng)資助計(jì)劃項(xiàng)目（ZZSD13035）

金翊（1957—），男，教授，博士生導(dǎo)師，研究方向?yàn)槿倒鈱W(xué)計(jì)算機(jī)和計(jì)算機(jī)體系結(jié)構(gòu). E-mail：yijin@shu.edu.cn