閆愛斌 申 震 崔 杰 黃正峰

①(安徽大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院 合肥 230601)

②(合肥工業(yè)大學(xué)微電子學(xué)院 合肥 230601)

1 引言

隨著CMOS技術(shù)的不斷發(fā)展，重離子、中子、質(zhì)子、α粒子和電子等高能輻射粒子的撞擊會(huì)導(dǎo)致集成電路發(fā)生軟錯(cuò)誤，如單節(jié)點(diǎn)翻轉(zhuǎn)(Single Node Upset, SNU)、雙節(jié)點(diǎn)翻轉(zhuǎn)(Double Node Upset,DNU)和3節(jié)點(diǎn)翻轉(zhuǎn)(Triple Node Upset, TNU)[1]。軟錯(cuò)誤是瞬態(tài)錯(cuò)誤，這意味著受影響的電路不會(huì)受到物理損壞，并且可以通過數(shù)據(jù)重新加載或抗輻射加固設(shè)計(jì)(Radiation Hardening By Design, RHBD)方法消除錯(cuò)誤。據(jù)悉，在深亞微米和納米技術(shù)中，單粒子多節(jié)點(diǎn)翻轉(zhuǎn)對電路構(gòu)成了嚴(yán)重威脅[2]。研究表明，電路越來越高度集成，相鄰電路節(jié)點(diǎn)的邏輯狀態(tài)就容易受到電荷共享機(jī)制下單個(gè)高能粒子的撞擊的干擾。因此，不僅應(yīng)考慮SNU和DNU，還應(yīng)考慮TNU對電路的影響，而研究低面積與低延遲開銷的3節(jié)點(diǎn)翻轉(zhuǎn)容忍鎖存器即變得越來越重要。

為了緩解現(xiàn)有鎖存器加固主要存在的問題，本文基于RHBD方法，提出一種基于雙聯(lián)互鎖存儲(chǔ)單元 (Dual-Interlocked-storage-CEll, DICE)和C單元的TNU容忍鎖存器，同時(shí)實(shí)現(xiàn)低面積與低延遲開銷。本文所提鎖存器主要包括兩個(gè)用于存儲(chǔ)邏輯值的SNU自恢復(fù)DICE單元和3個(gè)用于雙級錯(cuò)誤攔截(Dual-Level Error-Interception, DLEI)的C單元，為鎖存器提供完備的TNU/DNU/SNU容忍性。由于使用了時(shí)鐘門控(Clock-Gating, CG)技術(shù)和少量晶體管，所提鎖存器在延遲、面積和延遲功耗面積積(Delay-Power-Area-Product, DPAP)方面的開銷很小。仿真結(jié)果表明，與最先進(jìn)的TNU容忍鎖存器設(shè)計(jì)相比，所提出的鎖存器具有TNU/DNU/SNU容忍性和低開銷特性。

2 已有的加固結(jié)構(gòu)

目前，國內(nèi)外學(xué)者提出了許多基于RHBD方法的加固鎖存器[3–6]。一類加固方法通過提高節(jié)點(diǎn)電容和晶體管尺寸增加節(jié)點(diǎn)的關(guān)鍵電荷，以提高鎖存器容忍多節(jié)點(diǎn)翻轉(zhuǎn)的能力，但其只能部分容忍多節(jié)點(diǎn)翻轉(zhuǎn)；另一類加固方法通過修改鎖存器的結(jié)構(gòu)，以實(shí)現(xiàn)完全容忍，使得鎖存器輸出正確邏輯值[3]。注意到，基于C單元和DICE單元的第2類加固方法較為常用。一些常用的基本元件如圖1所示。圖1分別顯示了雙輸入反相器、傳輸門、DICE單元和C單元的電路圖。

圖1 基本元件

圖1(a)是雙輸入反相器的結(jié)構(gòu)圖，對傳統(tǒng)反相器輸入端進(jìn)行了分離。圖1(b)是傳輸門的結(jié)構(gòu)圖，即一個(gè)PMOS晶體管的柵極連接到反向時(shí)鐘信號(hào)(Negative system ClocK, NCK)，一個(gè)NMOS晶體管的柵極連接到時(shí)鐘信號(hào)(system CLocK, CLK)，它的作用相當(dāng)于時(shí)鐘信號(hào)的開關(guān)器件。圖1(c)是DICE單元的結(jié)構(gòu)圖，DICE單元可以從任何SNU中自恢復(fù)，但是它僅能從部分DNU中自恢復(fù)。圖1(d)分別是2輸入、3輸入C單元以及基于時(shí)鐘門控(CG)的C單元結(jié)構(gòu)圖。當(dāng)C單元的輸入值相同時(shí)，輸出值為輸入值的相反值。但是，當(dāng)其輸入值變得不同時(shí)，C單元將進(jìn)入高阻態(tài)，輸出將暫時(shí)保持原先的值。這意味著，如果C單元輸入端的值變化是由錯(cuò)誤引起的，則C單元可以消除錯(cuò)誤的影響，即輸出端的值仍然暫時(shí)正確。下面介紹一些典型的鎖存器加固設(shè)計(jì)方案。

圖2(a)為反饋冗余SNU容忍(FEedback Redundant SNU-Tolerant, FERST)鎖存器結(jié)構(gòu)[7]。該結(jié)構(gòu)由多個(gè)C單元組成，充分利用3個(gè)C單元消除鎖存器內(nèi)部粒子撞擊造成的影響。該鎖存器通過C單元建立反饋冗余機(jī)制，用冗余反饋線控制SNU，以達(dá)到容忍SNU的目的。然而，該鎖存器不能容忍DNU及TNU。

圖2 已有的加固結(jié)構(gòu)

圖2(b)為三角形DICE (Delta Dual-Interlockedstorage-CEll, DeltaDICE)鎖存器結(jié)構(gòu)[8]。該結(jié)構(gòu)不僅能實(shí)現(xiàn)SNU容忍，也能實(shí)現(xiàn)DNU容忍。該鎖存器由3個(gè)DICE單元組成，通過提供足夠的冗余結(jié)點(diǎn)來實(shí)現(xiàn)SNU容忍以及DNU容忍。然而，該鎖存器使用多個(gè)DICE單元不僅使得面積增大，也造成較高的功耗，并且，該鎖存器不能容忍TNU。

圖2(c)為雙節(jié)點(diǎn)電荷共享SEU容忍 (Double Node Charge Sharing SEU Tolerant, DNCSST)鎖存器結(jié)構(gòu)[9]。該結(jié)構(gòu)由2個(gè)DICE單元、1個(gè)2輸入C單元以及1個(gè)輸出端電荷保持器組成。該鎖存器能實(shí)現(xiàn)SUN容忍。若一個(gè)SNU影響任何一個(gè)DICE單元，其中儲(chǔ)存的數(shù)據(jù)都不會(huì)發(fā)生改變，即該鎖存器的輸出端仍會(huì)保持正確的邏輯值，顯然該鎖存器能實(shí)現(xiàn)SNU容忍。該鎖存器通過2個(gè)DICE單元和1個(gè)2輸入C單元組合也可以實(shí)現(xiàn)DNU容忍。然而，該鎖存器不能容忍TNU。

圖2(d)為電路和布局組合技術(shù) (Circuit and Layout Combination Technique, CLCT)鎖存器結(jié)構(gòu)[10]。該結(jié)構(gòu)由1個(gè)時(shí)鐘門控DICE單元、1個(gè)反饋環(huán)以及1個(gè)在輸出端的3輸入C單元組成。通過采用電路結(jié)構(gòu)和布局相結(jié)合的方式，可增強(qiáng)多節(jié)點(diǎn)翻轉(zhuǎn)容忍性。該鎖存器中只有4個(gè)敏感節(jié)點(diǎn)對，可以較大程度地減少敏感節(jié)點(diǎn)對。通過調(diào)整布局位置，這些敏感節(jié)點(diǎn)對盡可能彼此分離，較好地解決了敏感節(jié)點(diǎn)對上的錯(cuò)誤電荷收集問題。該鎖存器不僅可以實(shí)現(xiàn)SNU容忍，也可以實(shí)現(xiàn)DNU容忍。然而，該鎖存器的傳輸延遲和面積較大，故具有較大的開銷，且并不能實(shí)現(xiàn)TNU容忍。

圖2(e)為抗輻射加固鎖存器(Radiation Hardened Latch Design, RHLD)結(jié)構(gòu)[11]。該鎖存器主要利用了C單元的錯(cuò)誤攔截特性，通過多個(gè)C單元及傳輸門建立反饋連接，實(shí)現(xiàn)容忍3節(jié)點(diǎn)翻轉(zhuǎn)的功能。但是，由于使用較多的C單元，電路內(nèi)部節(jié)點(diǎn)可能會(huì)長時(shí)間保持高阻態(tài)，導(dǎo)致漏電流，并且該鎖存器使用了80個(gè)以上數(shù)目的晶體管，具有較大的面積和功耗開銷。

3 本文所提加固鎖存器設(shè)計(jì)

3.1 電路結(jié)構(gòu)及工作原理

本文所提鎖存器設(shè)計(jì)的電路原理圖如圖3所示。

圖3 本文所提鎖存器原理圖

可以看出，鎖存器由2個(gè)DICE單元、2個(gè)2輸入C單元(C1和C2)、1個(gè)基于CG的2輸入C單元(C3)和5個(gè)傳輸門(TG)組成。其中，DICE用于存儲(chǔ)值，C1和C2用于1級錯(cuò)誤攔截，C3用于2級錯(cuò)誤攔截，TG用于初始化鎖存器的值。在鎖存器中，D, Q,CLK和NCK分別是輸入、輸出、系統(tǒng)時(shí)鐘和反向系統(tǒng)時(shí)鐘信號(hào)。C3使用了鐘控(見圖3)，即一個(gè)PMOS管連接到時(shí)鐘信號(hào)，一個(gè)NMOS管連接到反向時(shí)鐘信號(hào)，使該鎖存器在透明期避免各器件同時(shí)向Q輸出值所產(chǎn)生的電流競爭，降低了功耗和延遲。圖4顯示了所提出鎖存器的版圖設(shè)計(jì)。

當(dāng)CLK=1且NCK=0時(shí)，5個(gè)傳輸門打開，鎖存器在透明模式下工作。因此，輸入信號(hào)D通過傳輸門將信號(hào)傳輸至內(nèi)部節(jié)點(diǎn)N2, N4, N6, N8。隨后，可以獲得N1, N3, N5, N7, N9和N10的信號(hào)值。需要注意的是，Q是通過傳輸門而不是C3的輸出確定的，因?yàn)镃3的輸出通過CLK和NCK信號(hào)被阻止，以減少透明模式下Q點(diǎn)的電流競爭和D到Q的傳輸延遲。

當(dāng)CLK=0且NCK=1時(shí)，5個(gè)傳輸門關(guān)閉，鎖存器切換到保持模式。此時(shí)傳輸門關(guān)閉，但鐘控C單元被打開。因此，Q僅由N9和N10通過C3驅(qū)動(dòng)，C3將存儲(chǔ)值輸出到Q。

3.2 容錯(cuò)原理

接下來，討論保持模式下鎖存器的SNU/DNU/TNU容錯(cuò)原理。

首先，考慮電路發(fā)生了SNU。某節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，有兩種可能，從0翻轉(zhuǎn)到1和從1翻轉(zhuǎn)為0。由于DICE本身具有SNU容忍性且能自恢復(fù)[12]，因此鎖存器發(fā)生SNU也是可以自恢復(fù)的，顯然鎖存器可以容忍SNU。

接下來，考慮該鎖存器發(fā)生了DNU。由于DICE是對稱構(gòu)造的，因此只需要考慮以下情況：情況D1：沒有任何DICE受到影響，關(guān)鍵節(jié)點(diǎn)對有和。情況D2：兩個(gè)DICE都受到影響，關(guān)鍵節(jié)點(diǎn)對有, ,和。情況D3：單個(gè)DICE受到影響，關(guān)鍵節(jié)點(diǎn)對是, , , , 和。

在(D1)的情況下，由于DICE沒有錯(cuò)誤，可以消除C3單元節(jié)點(diǎn)中的錯(cuò)誤，即鎖存器是DNU可恢復(fù)的。在(D2)的情況下，每個(gè)DICE都有一個(gè)SNU，但DICE是SNU可自恢復(fù)的。因此，可以消除DICE的錯(cuò)誤，即在這種情況下，鎖存器是DNU自恢復(fù)的。在(D3)的情況下，當(dāng)N1,N2,N3和N4中的兩個(gè)受到DNU的影響時(shí)，受影響的DICE中的所有節(jié)點(diǎn)都將被翻轉(zhuǎn)為錯(cuò)誤值，因?yàn)槭苡绊懙腄ICE在最壞的情況下無法提供DNU容忍性[12]。但是，由于C1和C2提供的錯(cuò)誤攔截機(jī)制，錯(cuò)誤的值可以被C1和C2屏蔽，即C1和C2仍然可以輸出正確的值。因此，鎖存器最終輸出值Q依然是正確的。此外，當(dāng)一個(gè)DICE的一個(gè)節(jié)點(diǎn)以及N9, N10和Q中的一個(gè)節(jié)點(diǎn)受到DNU的影響時(shí)，鎖存器可以從錯(cuò)誤中自恢復(fù)。這是因?yàn)?，DICE是SNU自恢復(fù)的，然后可以消除C3單元節(jié)點(diǎn)的錯(cuò)誤值以返回到正確的狀態(tài)。總之，鎖存器可以容忍任何可能的DNU。

最后，考慮電路發(fā)生了TNU。由于DICE是對稱構(gòu)造的，因此只需要考慮以下情況。情況T1：沒有DICE受到影響，關(guān)鍵節(jié)點(diǎn)列表僅有。情況T2：只有1個(gè)DICE受到影響，關(guān)鍵節(jié)點(diǎn)列表為和。情況T3：兩個(gè)DICE都受到影響，關(guān)鍵節(jié)點(diǎn)列表是,,,, 和。

在(T1)的情況下，由于DICE沒有錯(cuò)誤，它們可以消除C3單元節(jié)點(diǎn)中的錯(cuò)誤，即在這種情況下，鎖存器是TNU自恢復(fù)的。在(T2)的情況下，如上所述，受影響的DICE在最壞的情況下無法提供DNU容忍性，因此受TNU影響的DICE中的所有節(jié)點(diǎn)都將翻轉(zhuǎn)到錯(cuò)誤的值。但是，錯(cuò)誤的值可以被C1和C2屏蔽，即C1和C2仍然可以輸出正確的值。因此，鎖存器輸出值Q依然是正確的。換言之，在這種情況下，鎖存器可以容忍任何可能的TNU。在(T3)的情況下，如果節(jié)點(diǎn)列表包含N2和N6，則這種情況類似于(T2)的情況。否則，任何DICE中將只有1個(gè)節(jié)點(diǎn)受到影響。但是，由于任何DICE都可以從任何SNU自恢復(fù)，因此受影響的節(jié)點(diǎn)N2和N6(或N2和N7)可以首先從TNU自恢復(fù)，從而使DICE消除N9和Q上的錯(cuò)誤。在這種情況下，鎖存器可以容忍任何可能的TNU?？傊?，提出的鎖存器可以容忍任何可能的TNU。

3.3 注錯(cuò)實(shí)驗(yàn)

按照電路中同時(shí)發(fā)生翻轉(zhuǎn)的節(jié)點(diǎn)數(shù)目，分別對SNU, DNU和TNU加以分析，并且使用HSPICE工具進(jìn)行故障注入分析。仿真條件如下：鎖存器采用22 nm CMOS工藝設(shè)計(jì)。電源電壓設(shè)置為0.8 V并將仿真溫度設(shè)定為室溫。使用Synopsys HSPICE進(jìn)行了仿真實(shí)驗(yàn)。對于故障注入，采用了雙指數(shù)電流源模型，電流脈沖的上升和下降時(shí)間常數(shù)分別設(shè)置為0.1 ps和3.0 ps。事實(shí)上，該模型在此前的研究中已被廣泛使用[3,13–17]。如文獻(xiàn)[3]采用雙指數(shù)電流源模擬高能粒子入射引起的瞬態(tài)電流，并將仿真時(shí)故障注入電荷量設(shè)置為15 fC，文獻(xiàn)[17]將故障注入電荷量選擇性設(shè)置為20 fC。本文注入的電荷高達(dá)25 fC，這足以考慮最壞的情況，從而驗(yàn)證所提出的鎖存器的SNU, DNU和TNU容忍性，對所提鎖存器的晶體管尺寸進(jìn)行了優(yōu)化，使得PMOS晶體管的W/L為32/22 nm而NMOS晶體管的W/L為28/22 nm。

圖5顯示了該鎖存器無注錯(cuò)情況下的仿真結(jié)果。從中可以看出，當(dāng)CLK=1時(shí)，D上的信號(hào)可以傳播到Q；當(dāng)CLK=0時(shí)，D的狀態(tài)可以存儲(chǔ)在鎖存器中，即該鎖存器可正常工作。

圖6顯示了考慮所有關(guān)鍵SNU節(jié)點(diǎn)情況下的仿真結(jié)果。當(dāng)Q=0時(shí)，在這些節(jié)點(diǎn)上注入SNU的時(shí)刻分別為0.30 ns, 0.70 ns, 1.10 ns, 3.70 ns, 4.20 ns和4.70 ns；當(dāng)Q=1時(shí)，在這些節(jié)點(diǎn)上注入SNU的時(shí)刻分別為1.70 ns, 2.20 ns, 2.70 ns, 5.70 ns, 6.20 ns和6.70 ns。從圖6可以看出，該鎖存器可以從任何可能的SNU中自恢復(fù)。因此，該鎖存器具有SNU容忍性和自恢復(fù)性。

圖6 SNU注錯(cuò)實(shí)驗(yàn)

圖7顯示了所有關(guān)鍵節(jié)點(diǎn)對, , , , , , , , , , 和的DNU注入實(shí)驗(yàn)結(jié)果；當(dāng)Q=0時(shí)，分別以0.20 ns, 0.40 ns, 0.60 ns,4.30 ns, 1.10 ns, 1.25 ns, 3.70 ns, 4.90 ns, 0.90ns,4.60 ns, 4.00 ns和5.20 ns時(shí)刻注入DNU；當(dāng)Q=1時(shí)，分別以1.70 ns, 6.10 ns, 2.30 ns, 2.60 ns,2.90 ns, 3.20 ns, 5.70 ns, 5.90 ns, 1.90 ns, 6.30 ns,6.50 ns和6.70 ns的時(shí)刻注入DNU。從圖7可以看出，所提鎖存器可以從大多數(shù) DNU中自我恢復(fù)，不能恢復(fù)的則最終在Q上輸出正確的值。因此，該鎖存器可容忍DNU。

圖7 DNU注錯(cuò)實(shí)驗(yàn)

圖8顯示了TNU注錯(cuò)實(shí)驗(yàn)的仿真結(jié)果，考慮了關(guān)鍵節(jié)點(diǎn)列表, ,, , ,, , 和。當(dāng)Q=0，分別在0.50 ns, 1.00 ns,3.90 ns, 4.50 ns, 5.00 ns, 8.00 ns, 9.00 ns, 11.90 ns和13.00 ns的時(shí)間節(jié)點(diǎn)注入TNU；當(dāng)Q=1時(shí)，分別在2.00 ns, 3.00 ns, 5.90 ns, 7.00 ns, 9.90 ns, 10.50 ns,11.00 ns, 13.90 ns和14.40 ns的時(shí)間節(jié)點(diǎn)上注入TNU。由圖8可以看出，提出的鎖存器可以從部分TNU中自恢復(fù)，不能恢復(fù)的也能在Q上輸出正確的值。因此，提出的鎖存器具有TNU容忍性?？傊抡娼Y(jié)果驗(yàn)證了所提出鎖存器的SNU, DNU和TNU容忍性。

圖8 TNU注錯(cuò)實(shí)驗(yàn)

4 鎖存器比較

4.1 可靠性比較

為了公平比較，將典型的鎖存器，如FERST、雙節(jié)點(diǎn)翻轉(zhuǎn)恢復(fù)(Double Node Upset resilient,DNUR)鎖存器[18]、互鎖軟錯(cuò)誤加固鎖存器(Interlocking Soft Error Hardened Latch, ISEHL)[19]、三模冗余(Triple Modular Redundancy, TMR)鎖存器[20]、高度可靠單粒子翻轉(zhuǎn)加固(Highly Reliable SEU/SET hardened, HRUT)鎖存器[21]、三節(jié)點(diǎn)翻轉(zhuǎn)容忍鎖存器( Triple Node Upset Tolerant Latch,TNUTL)[22]、RHLD、低開銷三節(jié)點(diǎn)翻轉(zhuǎn)完全容忍(Low Cost and TNU-completely Tolerant, LCTNUT)鎖存器和三節(jié)點(diǎn)翻轉(zhuǎn)自恢復(fù)鎖存器(Triple-Node-Upset self-Recoverable Latch, TNURL)，包括未加固的鎖存器(即傳統(tǒng)的靜態(tài)D鎖存器)，使用與所提鎖存器相同的參數(shù)進(jìn)行了設(shè)計(jì)。

這些鎖存器的節(jié)點(diǎn)翻轉(zhuǎn)容忍能力比較結(jié)果如表1所示。可以看出，未加固的鎖存器不具有SNU,DNU或TNU容忍性。FERST, ISEHL, TMR和HRUT鎖存器具有SNU容忍性。但是，它們不能容忍DNU或TNU。DNUR鎖存器具有DNU容忍性，但是不能容忍TNU。TNUTL, RHLD, LCTNUT,TNUHL, TNURL鎖存器和本文鎖存器可以提供完備的TNU容忍性，因此它們屬于同一類型。但是，TNUTL鎖存器無法長時(shí)間存儲(chǔ)值，因?yàn)樗鼪]有任何反饋回路。對于其他同類型鎖存器，它們要么具有較大的開銷，要么在其存儲(chǔ)模塊中具有較高的電荷共享發(fā)生概率(易發(fā)生多節(jié)點(diǎn)翻轉(zhuǎn))。

表1 鎖存器可靠性對比結(jié)果

4.2 開銷比較

表2分別顯示了鎖存器的D至Q傳輸延遲、平均功耗(動(dòng)態(tài)和靜態(tài))、硅面積和DPAP的開銷比較結(jié)果，其中面積是由文獻(xiàn)[13]提出的經(jīng)典模型計(jì)算的。

表2 鎖存器性能參數(shù)對比結(jié)果

從表2可以看出，RHLD鎖存器的D-Q延遲最大。這主要是由于使用多級錯(cuò)誤攔截(MLEI)機(jī)制為鎖存器提供TNU容錯(cuò)能力所導(dǎo)致的。盡管FERST,TMR, HRUT和TNUTL鎖存器(包括未加固的鎖存器)未采用MLEI機(jī)制，但由于從D到Q存在許多單元器件，或者在Q處存在保持器，它們的延遲仍然很大。ISEHL, DNUR, LCTNUT和TNURL鎖存器的延遲(包括本文提出的鎖存器)很小，因?yàn)樗鼈兪褂昧藦腄到Q的高速路徑。部分鎖存器(如TMR,DNUR, RHLD和TNURL)的功耗很大，主要是因?yàn)樗鼈兊墓杳娣e大或結(jié)構(gòu)中有較多的電流競爭。事實(shí)上，與這些鎖存器相比，我們提出鎖存器的功耗也較低。

從表2還可以看出，TNURL鎖存器具有最大的硅面積，因?yàn)樗捎米疃鄶?shù)目的晶體管來保證TNU容忍性。與TNURL鎖存器相比，我們提出的鎖存器的硅面積更小，因?yàn)楸疚氖褂酶俚腃單元來創(chuàng)建DLEI機(jī)制，這足以提供TNU容忍性。雖然其他鎖存器具有相當(dāng)?shù)幕蚋〉墓杳娣e，但是其中一些鎖存器并不能提供完備的TNU容忍性，這意味著大多數(shù)鎖存器以不可或缺的硅面積開銷為代價(jià)來提供高可靠性。

此外，從表2可以看出，RHLD鎖存器的DPAP最大，這主要是由于其最大的硅面積和延遲。TMR鎖存器的DPAP仍然很大，這主要是由于其較大的延遲、功耗和硅面積。ISEHL鎖存器的DPAP最小，這主要是由于其較小的延遲和硅面積。但是，該鎖存器僅能容忍SNU。為了進(jìn)行定量比較，本文計(jì)算了提出鎖存器與其他TNU容忍鎖存器相比的開銷改進(jìn)比率(Ratios of Overhead Improvements,ROI)

延遲ROI= [(本文所提鎖存器的延遲–已有鎖存器的延遲)/已有鎖存器的延遲]×100% (1)式(1)顯示了延遲ROI的計(jì)算公式，從而可以得到延遲ROI的平均值。同樣，可以得到功耗、硅面積和DPAP的ROI計(jì)算公式。

如表3所示，可以計(jì)算得出，與最先進(jìn)的TNU容忍鎖存器TNURL相比，提出的鎖存器分別節(jié)省了67.88%的延遲、12.82%的功耗、68.76%的面積和91.23%的DPAP。這表明，與TNURL鎖存器相比，提出的鎖存器具有更小的開銷。與LCTNUT鎖存器相比，提出鎖存器的面積減少了16.72%。同樣，與TNU容忍鎖存器RHLD相比，可以計(jì)算出所提鎖存器節(jié)省了98.36%的延遲、46.03%的功耗、51.20%的面積和99.57%的DPAP。此外，與TNU容忍鎖存器TNUTL相比，可以計(jì)算出所提出的鎖存器，使用了額外的78.95%的功耗和10.92%的面積，但是節(jié)省了92.39%的延遲和84.85%的DPAP?？傮w而言，與經(jīng)典的TNU容忍鎖存器相比，所提出的鎖存器雖然功耗增加了14.03%，但是平均分別節(jié)省了64.65%的延遲、31.44%的面積和65.07%的DPAP開銷，這表明了所提出鎖存器的低延遲與低面積開銷特性。表4顯示了抗TNU鎖存器的靜態(tài)功耗和動(dòng)態(tài)功耗。

表3 抗TNU鎖存器的相對開銷比較(%)

表4 抗TNU鎖存器的靜態(tài)功耗和動(dòng)態(tài)功耗(μW)

4.3 PVT分析

隨著工藝不斷改進(jìn)，晶體管尺寸迅速縮小，溫度/電壓/工藝波動(dòng)對納米集成電路的可靠性影響日益嚴(yán)重。因此，本文對能容忍3點(diǎn)翻轉(zhuǎn)的加固鎖存器(TNURL,TNUTL,RHLD,LCTNUT以及本文所提鎖存器)在溫度/電壓/工藝波動(dòng)下的延遲與功耗進(jìn)行了評估。圖9顯示了鎖存器的溫度和電源電壓變化對延遲與功耗的影響。鎖存器的正常電源電壓設(shè)定為0.8V，電源電壓變化范圍為0.75～1.25V，正常溫度設(shè)定為25°C，溫度變化范圍為–20～120°C。圖9(a)和圖9(b)分別為溫度波動(dòng)對鎖存器延遲與功耗的影響，圖9(c)和圖9(d)分別為電壓波動(dòng)對鎖存器延遲與功耗的影響。

圖9 溫度和電壓變化對鎖存器延遲和功耗的影響

由圖9(a)和圖9(c)可以看出，RHLD鎖存器的延遲對溫度和電壓變化都具有最大的敏感性，因?yàn)樵撴i存器采用多級C單元來攔截TNU。而TNURL,LCTNUT以及本文提出的鎖存器的延遲對溫度和電壓變化的敏感性低，因?yàn)樗鼈兙捎昧藦妮斎隓直接到輸出Q的高速路徑。由圖9(b)可知，本文所提鎖存器的功耗對溫度變化的敏感度較高。由圖9(d)可以看出，RHLD和本文鎖存器的功耗對電源電壓變化的敏感度較高。

圖10顯示了鎖存器的工藝變化對延遲與功耗的影響。工藝變化包括閾值電壓波動(dòng)和工藝尺寸波動(dòng)等。閾值電壓相對變化由1～10表示；工藝尺寸波動(dòng)范圍為22～30 nm。圖10(a)和圖10(b)分別顯示了閾值電壓波動(dòng)對鎖存器延遲和功耗的影響。從圖10(a)可以看出，本文鎖存器的延遲受影響程度較小。由圖10(b)可知，本文鎖存器的功耗對閾值電壓變化的敏感度較高。圖10(c)和圖10(d)分別顯示了工藝尺寸波動(dòng)對鎖存器延遲和功耗的影響。從圖10(c)可以看出，本文鎖存器的延遲對工藝尺寸波動(dòng)的敏感性低。由圖10(d)可知，本文鎖存器的功耗對工藝尺寸波動(dòng)的敏感度較高?？傊徭i存器具有適當(dāng)?shù)腜VT敏感度，尤其是延遲對PVT波動(dòng)的敏感度更低。

圖10 晶體管工藝變化對鎖存器延遲和功耗的影響

5 結(jié)束語

本文基于RHBD方法，提出一種新穎的基于雙DICE和雙輸入C單元的3節(jié)點(diǎn)翻轉(zhuǎn)容忍的鎖存器。本鎖存器可以容忍任何可能的單節(jié)點(diǎn)翻轉(zhuǎn)、雙節(jié)點(diǎn)翻轉(zhuǎn)及3節(jié)點(diǎn)翻轉(zhuǎn)。該鎖存器在D-Q延遲、功耗、硅面積和延遲功耗面積積方面的開銷較低。仿真結(jié)果表明，與先進(jìn)的鎖存器設(shè)計(jì)相比，所提鎖存器在較低的延遲與面積開銷的情況下，能容忍3節(jié)點(diǎn)翻轉(zhuǎn)，并且具有適當(dāng)?shù)腜VT敏感度。

關(guān)于未來工作，會(huì)將該鎖存器集成到一定規(guī)模的電路中，對整體電路的抗輻照能力進(jìn)行評估，對時(shí)序、性能、面積及功耗等方面進(jìn)行優(yōu)化，并分析所設(shè)計(jì)的鎖存器對降低電路總體故障概率的貢獻(xiàn)。目前，已經(jīng)嘗試將鎖存器電路放入ISCAS89電路中，這將是未來持續(xù)推進(jìn)的工作。