胡宇峰， 李冠明， 吳為敬*， 徐 苗， 王 磊， 彭俊彪

(1. 華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州 510641；2. 華南理工大學(xué) 發(fā)光材料與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室， 廣東 廣州 510641)

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二次耦合直流輸出的金屬氧化物TFT行驅(qū)動(dòng)電路

胡宇峰1， 李冠明2， 吳為敬2*， 徐 苗2， 王 磊2， 彭俊彪2

(1. 華南理工大學(xué) 電子與信息學(xué)院， 廣東 廣州 510641；2. 華南理工大學(xué) 發(fā)光材料與器件國(guó)家重點(diǎn)實(shí)驗(yàn)室， 廣東 廣州 510641)

為了彌補(bǔ)現(xiàn)有氧化物TFT的行驅(qū)動(dòng)電路輸出模塊在功率消耗、響應(yīng)速度、輸出擺幅等方面的不足，提出了基于二次耦合的直流輸出模塊，并由此研究設(shè)計(jì)新的行驅(qū)動(dòng)電路拓?fù)洹７抡娼Y(jié)果表明，該輸出模塊具有驅(qū)動(dòng)能力強(qiáng)、響應(yīng)速度快等優(yōu)點(diǎn)。最后，基于刻蝕阻擋層(ESL)結(jié)構(gòu)的氧化物TFT工藝，在玻璃襯底上成功制備了該行驅(qū)動(dòng)電路，實(shí)測(cè)單級(jí)功耗為325 μW。

行驅(qū)動(dòng)電路； 氧化銦鋅薄膜晶體管； 耦合效應(yīng)

1 引 言

陣列行驅(qū)動(dòng)集成(Gate-driver on array，GOA)技術(shù)是利用薄膜晶體管(Thin film transistor，TFT)將行驅(qū)動(dòng)電路集成至顯示屏陣列以取代傳統(tǒng)外接驅(qū)動(dòng)芯片的技術(shù)。GOA技術(shù)具有減少制造工藝、節(jié)約生產(chǎn)成本、降低邊框?qū)挾鹊葍?yōu)點(diǎn)[1-3]。GOA技術(shù)常用的TFT器件有非晶硅TFT、低溫多晶硅TFT以及金屬氧化物TFT(Metal oxide TFT, MOTFT)3種。MOTFT因其簡(jiǎn)單的制造工藝、良好的一致性以及適中的電子遷移率等優(yōu)點(diǎn)成為當(dāng)前GOA技術(shù)研究與應(yīng)用的熱門(mén)。然而MOTFT為N型增強(qiáng)型器件，且當(dāng)其柵源電壓為0時(shí)，其漏源極間仍有較強(qiáng)的電流流通能力。MOTFT的這些特點(diǎn)增加了行驅(qū)動(dòng)電路的設(shè)計(jì)難度[4-6]。

目前已有一些基于MOTFT的行驅(qū)動(dòng)電路的報(bào)道，這些電路利用多個(gè)負(fù)電源[7-9]、浮柵結(jié)構(gòu)[10]、相鄰TFT串接反饋(Series-connected two transistor, STT)[11]等方式，徹底關(guān)閉MOTFT，有效解決了因MOTFT漏電而導(dǎo)致電路失效的問(wèn)題[12]。然而上述電路的輸出模塊多采用AC-AC輸出模塊[7-12]， 雖然AC-AC方式結(jié)構(gòu)簡(jiǎn)單、易于控制，但驅(qū)動(dòng)晶體管的極間寄生電容會(huì)產(chǎn)生較大的動(dòng)態(tài)功耗，并且該功耗正比于時(shí)鐘頻率，導(dǎo)致電路效率隨頻率的升高而變低。針對(duì)這一不足，文獻(xiàn)[13]提出了一種AC-DC輸出模塊， 雖然使極間寄生電容不再產(chǎn)生動(dòng)態(tài)功耗，但仍存在響應(yīng)速度慢、驅(qū)動(dòng)能力弱的缺點(diǎn)。

本文提出了一種基于二次耦合的直流輸出模塊，通過(guò)兩次耦合效應(yīng)，增強(qiáng)了電路驅(qū)動(dòng)能力，降低了充電延遲時(shí)間，同時(shí)直流輸出結(jié)構(gòu)消除了行驅(qū)動(dòng)TFT極間寄生電容引起的動(dòng)態(tài)功耗，從而達(dá)到了高速度、低功耗的效果。

2 TFT器件結(jié)構(gòu)與性能

圖1為AC-AC、AC-DC和本文提出的二次耦合直流輸出模塊的電路圖。圖1(a)所示為AC-AC輸出模塊，其中，移位輸出晶體管Ta1與行驅(qū)動(dòng)輸出晶體管Ta2的柵極連接至同一節(jié)點(diǎn)，漏極與各自對(duì)應(yīng)的時(shí)鐘信號(hào)相連，由時(shí)鐘信號(hào)產(chǎn)生輸出信號(hào)。AC-AC方式的缺點(diǎn)是驅(qū)動(dòng)晶體管的極間寄生電容會(huì)產(chǎn)生較大的動(dòng)態(tài)功耗，并且該功耗正比于時(shí)鐘頻率，導(dǎo)致電路效率隨頻率的升高而變低。圖1(b)所示為AC-DC輸出模塊，分離移位輸出晶體管Tb1與行驅(qū)動(dòng)輸出晶體管Tb2的柵極，將移位輸出COUT作為T(mén)b2的柵控制信號(hào)，并將Tb2漏極與正電源連接形成直流輸出結(jié)構(gòu)。因Tb2的漏極電平穩(wěn)定不變，極間寄生電容不產(chǎn)生動(dòng)態(tài)功耗。但Tb2僅在移位輸出COUT的電壓大于閾值電壓時(shí)開(kāi)啟，且Tb2不具備電壓自舉能力，輸出擺幅有限，因此AC-DC方式存在響應(yīng)速度慢、驅(qū)動(dòng)能力弱的缺點(diǎn)。圖1(c)所示為本文提出的基于二次耦合的直流輸出模塊， 其中一次耦合結(jié)構(gòu)與二次耦合結(jié)構(gòu)電路原理一致，一次耦合結(jié)構(gòu)的輸出作為二次耦合結(jié)構(gòu)、直流輸出結(jié)構(gòu)的控制信號(hào)。二次耦合結(jié)構(gòu)的輸出作為級(jí)聯(lián)輸出COUT。行驅(qū)動(dòng)輸出晶體管Tc3的漏極與正電源相連構(gòu)成直流輸出結(jié)構(gòu)。該模塊通過(guò)兩次耦合效應(yīng)，增強(qiáng)了電路驅(qū)動(dòng)能力，降低了充電延遲時(shí)間，同時(shí)直流輸出結(jié)構(gòu)消除了行驅(qū)動(dòng)TFT極間寄生電容引起的動(dòng)態(tài)功耗，從而達(dá)到了高速度、低功耗的效果。

Fig.1 Three types of output modules. (a)AC-AC output module. (b)AC-DC output module. (c)Twice-bootstrap DC output module.

本文提出的行驅(qū)動(dòng)電路使用了如圖2(a)所示的蝕刻阻擋層(Etch stop layer, ESL)結(jié)構(gòu)的非晶氧化銦鋅TFT(Indium zinc oxide-TFT，IZO-TFT)，其制造步驟如下：

首先在玻璃襯底上沉淀一層金屬鉬作為柵極，其厚度約為200 nm；然后通過(guò)等離子體增強(qiáng)化學(xué)氣相沉積的方法在柵極上形成一層SiO2作為柵極絕緣層，其厚度約為200 nm；再通過(guò)磁控濺射方法在SiO2層上濺射一層In與Zn的量比為1∶1的IZO有源層，其厚度約為30 nm；隨后在有源層上制作一層刻蝕阻擋層，其厚度約為200 nm；再通過(guò)直流濺射法將源漏電極金屬沉淀在阻擋層上，并利用濕法刻蝕使其圖形化；最后再形成一層SiO2作為鈍化保護(hù)層[14]。

圖2(b)為使用安捷倫半導(dǎo)體測(cè)試系統(tǒng)B1500A對(duì)寬長(zhǎng)比為20 μm/10 μm的IZO -TFT分別在Vds為0.1 V和10.1 V的條件下測(cè)得的轉(zhuǎn)移特性曲線。該TFT的閾值電壓為1.3 V，遷移率為18 cm2/(V·s)，開(kāi)關(guān)比為2.95×109。其中，閾值電壓為深線性區(qū)電流(Vds= 0.1 V)的線性外延在Vgs軸上的截距，而遷移率通過(guò)深線性區(qū)電流的斜率得到。

圖2 (a)TFT結(jié)構(gòu)圖；(b)TFT轉(zhuǎn)移特性曲線。

Fig.2 (a) Device structure of TFT. (b) Transfer characteristic of TFT.

3 行驅(qū)動(dòng)電路結(jié)構(gòu)

圖3(a)為所述行驅(qū)動(dòng)電路的電路原理圖。該行驅(qū)動(dòng)電路可以劃分為輸入模塊、反相器模塊、二次耦合直流輸出模塊。其中，反相器模塊是將T3的柵極、T4的柵極和源極與時(shí)鐘CK1連接起來(lái)的時(shí)鐘控制反相器，這種結(jié)構(gòu)能夠消除傳統(tǒng)二極管結(jié)構(gòu)的反相器因存在直流通路而產(chǎn)生的額外功耗，提高電路工作效率[15]。二次耦合直流輸出模塊由一次耦合結(jié)構(gòu)、二次耦合結(jié)構(gòu)以及直流輸出結(jié)構(gòu)構(gòu)成。其中，一次耦合結(jié)構(gòu)由T5A、T5B、T6A、T6B和C1組成，T5A(T6A)與T5B(T6B)相串聯(lián)并與T11構(gòu)成STT結(jié)構(gòu)，因此分析時(shí)可將這兩個(gè)TFT等效為一個(gè)寬長(zhǎng)比等于T5A(T6A)、寄生電容增大1.5倍的TFT。二次耦合結(jié)構(gòu)由T7、T8和C2組成。二次耦合結(jié)構(gòu)的輸出作為移位輸出信號(hào)COUT并連接至T11的柵極，COUT為高電平時(shí)打開(kāi)T11，將CK3反饋至T5與T6，維持Q點(diǎn)電平穩(wěn)定。直流輸出結(jié)構(gòu)由T9、T10組成，T9的漏極與正電源VD相連形成直流輸出結(jié)構(gòu)，T9的柵極與二次耦合結(jié)構(gòu)的T7的柵極連接至同一節(jié)點(diǎn)Q，使T9在第二次耦合時(shí)徹底打開(kāi)，提高輸出擺幅。

圖3(b)為所述行驅(qū)動(dòng)電路的時(shí)序圖，單級(jí)行驅(qū)動(dòng)電路的工作時(shí)序可分成以下幾個(gè)階段：

(1)輸入階段：CK1變?yōu)楦唠娖?，其他時(shí)鐘保持低電平不變，T1、T3被打開(kāi)，輸入信號(hào)VIN通過(guò)T1存儲(chǔ)至電容C1的一端M點(diǎn)上。正電源VD通過(guò)T3對(duì)Qb點(diǎn)充電，使Qb變?yōu)楦唠娖讲⒋蜷_(kāi)T6、T8和T10，Q點(diǎn)被拉低至低電平VSL，T7和T9此時(shí)為關(guān)閉狀態(tài)，COUT、GOUT輸出低電平分別為VSL、VS。

(2)預(yù)輸出階段(第一次耦合階段)：CK1變?yōu)榈碗娖蕉鳦K2升至高電平，CK3保持低電平。CK1變低使T1和T3關(guān)閉。由于電容耦合效應(yīng)，M點(diǎn)電平在CK2變?yōu)楦邥r(shí)被耦合至更高并徹底打開(kāi)T5，CK2通過(guò)T5對(duì)Q點(diǎn)充電，Q點(diǎn)電平逐漸上升。Q點(diǎn)電平升高使T4打開(kāi)并將Qb點(diǎn)拉至低電平VSL，關(guān)閉T6、T8與T10。第一次耦合完成。需要注意的是，T7、T9在此階段已經(jīng)被打開(kāi)，COUT因CK3為低電平而保持低電平VSL不變，GOUT的電平逐漸升高但始終低于VD。盡管此階段GOUT信號(hào)驅(qū)動(dòng)能力較弱，但仍具備一定的驅(qū)動(dòng)能力，因此可通過(guò)調(diào)整像素電路的時(shí)序，利用GOUT信號(hào)預(yù)先對(duì)負(fù)載RC充電，從而降低GOUT在輸出階段的上升時(shí)間，提高電路響應(yīng)速度。

(3)輸出階段(第二次耦合階段)：CK2降至低電平而CK3跳至高電平，CK1保持低電平。CK3變高打開(kāi)T2，電容C1存儲(chǔ)的電荷通過(guò)T2被釋放，M點(diǎn)變?yōu)榈碗娖絍SL。Q點(diǎn)電平因?yàn)镃2的耦合效應(yīng)被提高至兩倍VD，徹底打開(kāi)T7與T9，使COUT與GOUT擺幅達(dá)到最大。同時(shí)，COUT通過(guò)T11反饋至T5和T6，徹底關(guān)閉T5與T6，減少Q(mào)點(diǎn)電荷泄漏，穩(wěn)定輸出狀態(tài)。第二次耦合完成。

(4)復(fù)位階段：CK1變?yōu)楦唠娖蕉鳦K3降為低電平，CK2保持不變。T3再次打開(kāi)，VD通過(guò)T3對(duì)Qb點(diǎn)充電并打開(kāi)T6、T8、T10，電容C2存儲(chǔ)的電荷通過(guò)T6被釋放，Q點(diǎn)被拉至低電平VSL。同樣地，COUT、GOUT也被分別拉低至低電平VSL、VS，電路復(fù)位完畢。

圖3(c)為所述行驅(qū)動(dòng)電路的級(jí)聯(lián)圖。其中，第N級(jí)的行驅(qū)動(dòng)電路的移位輸出信號(hào)連接至第N+2級(jí)的輸入端，相鄰級(jí)間無(wú)信號(hào)關(guān)聯(lián)。該行驅(qū)動(dòng)電路共使用了1個(gè)正電源VD，2個(gè)負(fù)電源VS、VSL和3個(gè)驅(qū)動(dòng)時(shí)鐘CK1、CK2、CK3。

圖3 行驅(qū)動(dòng)電路的電路原理圖(a)、時(shí)序圖(b)和級(jí)聯(lián)圖(c)。

Fig.3 Circuit schematic (a), timing diagram (b) and block diagram (c) of the proposed gate driver, respectively.

4 電路仿真

4.1 行驅(qū)動(dòng)電路功能分析

對(duì)圖2所示的TFT使用Silvaco的Utmost IV工具進(jìn)行參數(shù)提取與建模，利用Smartspice仿真軟件對(duì)所述行驅(qū)動(dòng)電路進(jìn)行了仿真驗(yàn)證。仿真條件以及電路設(shè)計(jì)參數(shù)與如表1所示。其中CK1、CK2、CK3的脈寬為3 μs，占空比為1/3，相位差為120°。

表1 仿真條件與電路設(shè)計(jì)參數(shù)

Tab.1 Simulation conditions and design parameters of gate driver

參數(shù)數(shù)值VD/V10VS/V-6VSL/V-10CK1/V-10～10CK2/V-10～10CK3/V-10～10負(fù)載R/kΩ5負(fù)載C/pF50T1,T2寬長(zhǎng)比/μm80/10T3,T4寬長(zhǎng)比/μm100/10T5A,T5B,T6A,T6B,T7,T8寬長(zhǎng)比/μm160/10T9,T10寬長(zhǎng)比/μm800/10T11寬長(zhǎng)比/μm10/10C1/pF1C2/pF5.5

仿真波形如圖4所示，其中圖4(a)為行驅(qū)動(dòng)電路關(guān)鍵節(jié)點(diǎn)在兩次耦合過(guò)程中電壓的跳變波形。第一次電壓跳變發(fā)生在M點(diǎn)處，VIN對(duì)C1充電后，M點(diǎn)處電平為Vm，當(dāng)時(shí)鐘CK2變高時(shí)，M點(diǎn)電平升高ΔV1:

(1)

其中，Csn和Cdn分別代表TFT的源極、漏極的寄生電容，Vckn為時(shí)鐘信號(hào)CKn變化幅度。故耦合后M點(diǎn)的電平為：

(2)

由式(2)可知，C1的值與M點(diǎn)電壓增量成正比，即可通過(guò)增大C1來(lái)提高ΔV1。但過(guò)大的電容值會(huì)延長(zhǎng)C1的充電時(shí)間，降低電路速度，且更大電容需要更大電路面積，因此必須適中取值，此處C1取1 pF。

第二次電壓跳變發(fā)生在Q點(diǎn)處，第一次耦合后C2的Q點(diǎn)電平為Vq，當(dāng)CK3變高時(shí)，Q點(diǎn)電平升高ΔV2：

(3)

(4)

由于驅(qū)動(dòng)晶體管T7、T9的尺寸遠(yuǎn)大于其他TFT，對(duì)應(yīng)的極間寄生電容也遠(yuǎn)大于其他TFT的極間寄生電容，C*對(duì)ΔV2的影響可以忽略，因此式(3)可化簡(jiǎn)為：

耦合后Q點(diǎn)的電平為：

(6)

相同地，C2的值決定耦合時(shí)電壓增量，C2應(yīng)足夠大以維持輸出時(shí)Q點(diǎn)電平穩(wěn)定，但增大C2也會(huì)增大電路的動(dòng)態(tài)功耗，因此C2適中取值為5.5 pF。

圖4(b)為行驅(qū)動(dòng)電路輸出波形圖，其中GOUT信號(hào)在預(yù)輸出階段結(jié)束時(shí)已上升至80%最大擺幅，證明二次耦合直流輸出模塊有較好的預(yù)充電能力。此外，COUT與GOUT信號(hào)在輸出階段保持相對(duì)同步，沒(méi)有因驅(qū)動(dòng)信號(hào)不同源而產(chǎn)生相對(duì)超前或滯后，證明二次耦合直流輸出模塊有較好的時(shí)序穩(wěn)定能力。

圖4 電路仿真波形圖。(a) 關(guān)鍵節(jié)點(diǎn)波形；(b)輸出波形。

Fig.4 Simulation waveforms of the proposed gate driver. (a) Waveforms of key nodes. (b) Output waveforms.

4.2 3種輸出模塊對(duì)比

4.2.1 響應(yīng)速度

通過(guò)對(duì)圖3所述行驅(qū)動(dòng)電路的輸出模塊替換，圖1中3種輸出模塊在表1中相同仿真條件下的輸出波形如圖5所示。表2為這3種輸出模塊的設(shè)計(jì)參數(shù)。

參數(shù)數(shù)值Ta1,Ta3,Tb1,Tb3,Tc1,Tc2,Tc4,Tc5寬長(zhǎng)比/μm160/10Ta2,Ta4,Tb2,Tb4,Tc3,Tc6寬長(zhǎng)比/μm800/10Cc1/pF1Ca1,Cb1,Cc2/pF5.5

通過(guò)對(duì)圖5中輸出波形進(jìn)行參數(shù)提取，得到這3種輸出模塊的性能參數(shù)如表3所示。其中，有效脈寬為輸出信號(hào)大于1/2正電源電壓至輸出階段結(jié)束所持續(xù)的時(shí)間。根據(jù)之前的分析可知，盡管二次耦合直流輸出模塊的信號(hào)上升時(shí)間過(guò)程較長(zhǎng)，但這一過(guò)程分可為預(yù)輸出階段與輸出階段，在預(yù)輸出階段完成時(shí)，輸出信號(hào)已經(jīng)達(dá)到80%最大擺幅，因而能夠極大地縮短信號(hào)在輸出階段的上升時(shí)間。

表3 3種輸出模塊的性能參數(shù)

Tab.3 Performance parameters of three types of output modules

輸出模塊上升時(shí)間/μs有效脈寬/μsAC-AC0.762.75AC-DC1.232.38二次耦合直流輸出0.353.0

4.2.2 動(dòng)態(tài)功耗

行驅(qū)動(dòng)電路的功耗可以分為靜態(tài)功耗和動(dòng)態(tài)功耗，由于靜態(tài)功耗遠(yuǎn)小于動(dòng)態(tài)功耗，分析時(shí)可以忽略，因此行驅(qū)動(dòng)電路的功耗可表示為[13]：

(7)

其中，N為校正系數(shù)，fclk為時(shí)鐘頻率，C為寄生電容，Vclk為時(shí)鐘電壓擺幅。

根據(jù)式(7)，計(jì)算得到的3種輸出模塊在不同驅(qū)動(dòng)脈寬下產(chǎn)生的動(dòng)態(tài)功耗見(jiàn)表4。

由于二次耦合直流輸出模塊比AC-DC輸出模塊多一級(jí)耦合結(jié)構(gòu)，動(dòng)態(tài)功耗增加了34%，但仍比AC-AC輸出模塊降低了10%。

綜合上述分析，二次耦合直流輸出模塊具有響應(yīng)速度快、驅(qū)動(dòng)能力強(qiáng)、功耗適中等優(yōu)點(diǎn)。

表4 3種輸出結(jié)構(gòu)的動(dòng)態(tài)功耗

Tab.4 Dynamic power consumption of three types of output modules

輸出模塊功耗/μW3μs脈寬10μs脈寬AC-AC678205AC-DC455138二次耦合直流輸出611185

5 實(shí)驗(yàn)與分析

根據(jù)表1的電路設(shè)計(jì)參數(shù)，我們?cè)诓ＡЩ迳铣晒Φ刂谱髁嗽撔序?qū)動(dòng)電路，圖6(a)為電路的光學(xué)顯微圖。包含信號(hào)引線的單級(jí)行驅(qū)動(dòng)電路的尺寸為1 504 μm ×270 μm。

為避免因蝕刻差異而引起的相鄰器件參數(shù)失衡以及避免因時(shí)鐘走線長(zhǎng)度差異過(guò)大而引發(fā)時(shí)序競(jìng)爭(zhēng)冒險(xiǎn)，各器件以水平對(duì)稱(chēng)方式放置。同時(shí)，為避免靜電擊穿和電磁干擾，對(duì)走線與走線、走線與器件、器件與器件均設(shè)置了足夠的安全距離。

圖6(b)為電路在VD 為10 V、VS 為-6 V、VSL為-10 V、時(shí)鐘頻率為66.7 kHz、負(fù)載電阻為1 kΩ、電容為30 pF的條件下的輸出波形，波形穩(wěn)定平滑，沒(méi)有發(fā)生畸變，證明該電路具有足夠的驅(qū)動(dòng)能力。該實(shí)測(cè)波形是由包含有半導(dǎo)體脈沖發(fā)生單元(SPGU)和源測(cè)試單元(SMU)的B1500A測(cè)試系統(tǒng)測(cè)得。在該條件下，實(shí)測(cè)單級(jí)行驅(qū)動(dòng)電路功耗為325 μW。

圖6 (a) 實(shí)際制作的行驅(qū)動(dòng)電路的光學(xué)顯微圖；(b)實(shí)測(cè)輸出波形。

Fig.6 (a) Micrograph of the proposed gate driver. (b) Measured output waveform.

6 結(jié) 論

本文針對(duì)AC-AC和AC-DC驅(qū)動(dòng)模塊在功率消耗、響應(yīng)速度、輸出擺幅等方面的不足，提出了一種新型的基于二次耦合的直流驅(qū)動(dòng)模塊。該模塊通過(guò)兩次電容耦合效應(yīng)，可以縮短內(nèi)部電路充電時(shí)間和提高輸出TFT的柵極電平，從而提高電路響應(yīng)速度。在此基礎(chǔ)上，提出了一種新型行驅(qū)動(dòng)電路拓?fù)?，仿真表明該行?qū)動(dòng)電路具有驅(qū)動(dòng)能力強(qiáng)、響應(yīng)速度快、功耗適中的優(yōu)點(diǎn)。最終使用基于ESL結(jié)構(gòu)的氧化物TFT工藝，在玻璃襯底上成功地制造了該行驅(qū)動(dòng)電路。實(shí)驗(yàn)表明，該電路能夠正常工作在66.7 kHz的驅(qū)動(dòng)頻率下，且單級(jí)電路功耗僅為325 μW。

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胡宇峰(1990-)，男，湖南邵陽(yáng)人，碩士研究生，2013年于湖南農(nóng)業(yè)大學(xué)獲得學(xué)士學(xué)位，主要從事氧化物TFT器件集成與應(yīng)用的研究。

E-mail: fisher0729@sina.com吳為敬( 1979-)，男，福建福州人，博士，副教授，2008 年于華南理工大學(xué)獲得博士學(xué)位，主要從事金屬氧化物TFT集成電路的研究。

E-mail: wuwj@scut.edu.cn

基金項(xiàng)目： 國(guó)家自然科學(xué)基金(11574306);中國(guó)國(guó)際科技合作計(jì)劃(2014DFG62280)；“863”國(guó)家高技術(shù)研究發(fā)展計(jì)劃(2015AA03A101)資助項(xiàng)目

Abstract: Highly stress tests were carried out for mid-power GaN-based LEDs encapsulated with silicone and green/red mixed phosphors. Except for the optical and electrical measurement, the reflection spectroscopy and time of flight-secondary ion mass spectrometry (TOF-SIMS) were also used to investigate the failure mechanism. Our results show that the high temperature and humidity play an important role in determining the failure mode for mid-power blue and white LEDs. The decrease of the blue emission is related to the degradation of the transparent silicone and the reflectivity by the oxidation and the contamination of sulfide and chlorine. While the dissolution of the phosphors in white LEDs will lead to the decrease of the conversion efficiency and deteriorate the photometric and colorimetric properties of mid-power white LEDs.

Key words: mid-power LEDs; package materials; degradation behaviors

Gate Driver Integrated by MOTFTs Using Twice-bootstrap DC Output Module

HU Yu-feng1, LI Guan-ming2, WU Wei-jing2*, XU Miao2, WANG Lei2, PENG Jun-biao2

(1.SchoolofElectronicandInformationEngineering,SouthChinaUniversityofTechnology,Guangzhou510641,China； 2.StateKeyLaboratoryofLuminescentMaterialsandDevices,SouthChinaUniversityofTechnology,Guangzhou510641,China)

*CorrespondingAuthor,E-mail:wuwj@scut.edu.cn

The gate driver integrated by metal oxide thin film transistors is able to lower the cost of driving ICs and narrow the bezel of display panel, but there are some disadvantages like poor power efficiency, slow response speed and small output swing for the existing output modules. In order to solve these problems, a novel twice-bootstrap DC output module was proposed, and a new gate driver topology was designed based on this module. The simulation results show that the circuit has strong driving ability and fast response speed. Finally, the gate drivers were successfully fabricated on glass substrate integrated by MOTFTs with etch stop layer structure. The power consumption of single stage of the gate driver is 325 μW.

gate driver circuit; IZO thin film transistor; bootstrapping effect

1000-7032(2016)10-1230-07

Degradation Analysis of Mid-power GaN-based LEDs with Different Package Materials

FU Jia-iia, CAO Hai-cheng, ZHAO Li-xia*, WANG Jun-xi, LI Jin-min*

(SemiconductorLightingResearch&DevelopmentCenter,InstituteofSemiconductors,ChineseAcademyofSciences,Beijing100083,China)

*CorrespondingAuthors,E-mail:lxzhao@semi.ac.cn;jmli@semi.ac.cn

TN383+.1 Document code： A

10.3788/fgxb20163710.1230

1000-7032(2016)10-1223-07

2016-05-01；

2016-05-24

國(guó)家自然科學(xué)基金(61574062,61574061); 廣東省科技計(jì)劃項(xiàng)目(2015B090914003,2014B090916002,2016B090906002)資助

TP394.1； TH691.9

A DOI: 10.3788/fgxb20163710.1223

16-04-28； 修訂日期： 2016-05-22