張明英

（西安外事學(xué)院，西安710077）

32位低功耗高速乘法器設(shè)計(jì)?

張明英

（西安外事學(xué)院，西安710077）

采用Verilog HDL硬件描述語(yǔ)言，設(shè)計(jì)了一個(gè)高性能、低功耗的32位定點(diǎn)乘法器。該乘法器通過對(duì)基4布斯算法、4∶2壓縮器算法及最終加法器的優(yōu)化設(shè)計(jì)，進(jìn)一步提高了乘法的運(yùn)算速度。另外，在設(shè)計(jì)中加入了操作數(shù)隔離、門控時(shí)鐘等低功耗設(shè)計(jì)技術(shù)，從而大幅度減少了電路功耗。采用SMIC 0.18μm CMOS工藝，使用Synopsys的Design Compiler工具對(duì)電路進(jìn)行邏輯綜合。結(jié)果顯示，最壞情況下的時(shí)間延遲為3.9ns，系統(tǒng)時(shí)鐘頻率可達(dá)256MHz，功耗小于37mW。

低功耗；高速乘法器；基4布斯算法；操作數(shù)隔離；門控時(shí)鐘；CMOS工藝

1　引　言

乘法器是微處理器的核心部件之一，也是數(shù)字信號(hào)處理領(lǐng)域的基本單元。乘法運(yùn)算的性能好壞直接關(guān)系到整個(gè)系統(tǒng)的性能。本設(shè)計(jì)主要從速度和功耗兩個(gè)方面對(duì)乘法器進(jìn)行了優(yōu)化設(shè)計(jì)。在速度方面通過改進(jìn)算法來改善運(yùn)算速度；在功耗方面通過分析功耗產(chǎn)生的原因?qū)ζ溥M(jìn)行改善，有針對(duì)性的加入門控時(shí)鐘等低功耗設(shè)計(jì)方法，最終使電路功耗大幅度降低。

2　低功耗高速乘法器設(shè)計(jì)

2.1低功耗設(shè)計(jì)

集成電路中的功耗損失主要由靜態(tài)功耗和動(dòng)態(tài)功耗兩部分構(gòu)成。其中，靜態(tài)功耗主要是由亞閾值泄露電流所引起的功耗和由柵極泄露所引起的功耗；動(dòng)態(tài)功耗包括晶體管翻轉(zhuǎn)時(shí)，電源和地間瞬時(shí)短路所引起的功耗和電路工作時(shí)對(duì)負(fù)載充放電所消耗的功耗。整個(gè)集成電路的功耗為：

靜態(tài)功耗與集成電路工藝有關(guān)，很難在設(shè)計(jì)中改變。在該乘法器設(shè)計(jì)中主要是想方設(shè)法降低電路的動(dòng)態(tài)功耗。采用降低動(dòng)態(tài)功耗的方法主要包括：

（1）門控時(shí)鐘

一般情況下時(shí)鐘信號(hào)（clk）直接接入電路中，只要clk發(fā)生變化，整個(gè)電路就會(huì)不斷運(yùn)轉(zhuǎn)。設(shè)計(jì)中增加了門控時(shí)鐘后，情況則會(huì)不同，當(dāng)電路正常工作時(shí)，時(shí)鐘門控使能信號(hào)為高，時(shí)鐘正常翻轉(zhuǎn)；當(dāng)電路處于空閑狀態(tài)時(shí)，時(shí)鐘門控使能信號(hào)置低，這時(shí)候輸入電路的clk一直為零，電路不再運(yùn)行，電路將進(jìn)入低功耗模式。所設(shè)計(jì)的門控時(shí)鐘電路如圖1所示，該電路由一個(gè)負(fù)鎖存器和一個(gè)與門實(shí)現(xiàn)。

圖1　門控時(shí)鐘電路

電路工作原理為：負(fù)鎖存器在clk為低時(shí)透明傳輸，en1信號(hào)上的毛刺僅出現(xiàn)在clk的低電平處，與clk進(jìn)行與操作，可以將這部分毛刺消除掉。這樣，gclk上就沒有毛刺了。該電路輸出的時(shí)鐘gclk將接入電路中替代clk，當(dāng)en為高電平時(shí)，電路正常工作；當(dāng)en為低電平時(shí)gclk也為0，電路處于低功耗狀態(tài)，這樣就能極大減少電路的動(dòng)態(tài)功耗。

（2）隔離操作數(shù)

采用隔離操作數(shù)的方法來降低功耗，其主要原理是在不進(jìn)行乘法運(yùn)算的時(shí)候，將這些模塊的輸入置0，不輸入數(shù)據(jù)，輸出結(jié)果不會(huì)發(fā)生變化；如果進(jìn)行乘法運(yùn)算時(shí)，再將輸入端口打開。這種方法會(huì)對(duì)系統(tǒng)的動(dòng)態(tài)功耗有較大改進(jìn)，在芯片面積方面所增加的邏輯僅僅是幾個(gè)多路選擇器。

（3）狀態(tài)編碼優(yōu)化

狀態(tài)編碼優(yōu)化方法主要對(duì)電路中的狀態(tài)機(jī)所產(chǎn)生的功耗進(jìn)行優(yōu)化，目的在于通過減小兩個(gè)相鄰狀態(tài)之間的加權(quán)平均距離來減小開關(guān)活動(dòng)性（狀態(tài)轉(zhuǎn)換時(shí)不變的比特位數(shù)）。選取編碼的原則是：對(duì)于頻繁切換的相鄰狀態(tài)，盡量采用相鄰編碼。例如，Gray碼在任何兩個(gè)連續(xù)的編碼之間只有一位數(shù)值不同，在設(shè)計(jì)計(jì)數(shù)器時(shí)使用Gray碼取代二進(jìn)制碼，可顯著降低功耗。

2.2電路設(shè)計(jì)

設(shè)計(jì)的低功耗高速乘法器的硬件框圖如圖2所示，該電路主要由Booth編碼模塊、部分積相加模塊和高速寬位加法器模塊組成。

圖2　32位定點(diǎn)乘法器結(jié)構(gòu)

2.2.1基4布斯編碼模塊

布斯編碼是A.D.Booth在1951年提出的一種補(bǔ)碼相乘算法，可以將符號(hào)位與數(shù)值位合并在一起參與運(yùn)算，直接得出用補(bǔ)碼表示的乘積，且正數(shù)和負(fù)數(shù)同等對(duì)待。傳統(tǒng)的布斯算法以2為基，形成N項(xiàng)編碼項(xiàng)、乘積項(xiàng)。為了提高運(yùn)算速度，這里采用基4布斯算法，該算法可減少近一半的乘法乘積項(xiàng)，從而大大提高運(yùn)算速度。該算法的原理如下所示。

兩個(gè)N（N為偶數(shù)）位補(bǔ)碼表示的符號(hào)數(shù)相乘A×B，那么乘數(shù)A可表示為：

此即符號(hào)數(shù)的基4布斯算法，基4布斯編碼一次考慮了三位：本位、相鄰高位、相鄰低位；處理了兩位，形成（N／2）項(xiàng)編碼項(xiàng)、乘積項(xiàng)，從而大大減少了運(yùn)算量。對(duì)于無符號(hào)數(shù)，可將其高位作0擴(kuò)展（擴(kuò)展后位數(shù)也必須為偶數(shù)），并無影響。

2.2.2部分積相加電路

為了能夠同時(shí)處理符號(hào)數(shù)和無符號(hào)數(shù)，需要將32位寬度擴(kuò)展為34位寬度，從而由布斯編碼器可得17個(gè)乘積項(xiàng)。由于乘積項(xiàng)有為負(fù)的，運(yùn)算時(shí)需要進(jìn)行取補(bǔ)運(yùn)算，如果用一獨(dú)立的取補(bǔ)邏輯會(huì)給電路帶來額外的延遲和功耗。這里將取補(bǔ)邏輯中的加1運(yùn)算，作為進(jìn)位來處理，這樣做可以有效減小電路延遲，當(dāng)前一乘積項(xiàng)為負(fù)時(shí)，CC取值為01，否則為00。各乘積項(xiàng)要以權(quán)值對(duì)齊，各進(jìn)位也要以權(quán)值對(duì)齊，新構(gòu)成的乘積項(xiàng)陣列如下所示。

乘積項(xiàng)陣列已得到，還要將此陣列轉(zhuǎn)換為最終結(jié)果，這就用到加法器陣列。最簡(jiǎn)單的方法是采用串行累加，但由于運(yùn)算是串行的，延遲會(huì)比較大，需要17級(jí)加法器延遲。這里采用如圖3所示的流水線結(jié)構(gòu)。該結(jié)構(gòu)采用并行操作，全部采用4∶2壓縮器完成運(yùn)算，布局規(guī)整，使執(zhí)行層次降低為log2N，從而大大減小了電路延遲。

圖3　壓縮器構(gòu)成的華萊士樹流水線結(jié)構(gòu)

2.2.3高速寬位加法器設(shè)計(jì)

經(jīng)華萊士樹輸出的兩路64位數(shù)據(jù)相加后才能得到最終結(jié)果。本設(shè)計(jì)的64位加法器采用三級(jí)超前進(jìn)位實(shí)現(xiàn)，如圖4所示。該方法組內(nèi)和組間都采用先行進(jìn)位方式，其延遲和加法器的位數(shù)沒有太大關(guān)系，不會(huì)隨著位數(shù)的增加而延長(zhǎng)時(shí)間。

圖4　64位高速加法器結(jié)構(gòu)

3　電路性能

根據(jù)系統(tǒng)設(shè)計(jì)要求，整個(gè)電路采用SMIC 0.18μm CMOS工藝實(shí)現(xiàn)，利用Modelsim軟件對(duì)整個(gè)乘法器電路進(jìn)行仿真，綜合工具是Design compiler，功耗分析工具是PowerCompiler。Modelsim仿真結(jié)果如圖5所示，clk為該乘法器的時(shí)鐘，rst_n為復(fù)位信號(hào)。opdata1為被乘數(shù)，opdata2為乘數(shù)，result1為采用組合邏輯實(shí)現(xiàn)的輸出結(jié)果，result2為采用流水線實(shí)現(xiàn)輸出的結(jié)果，result3為理論計(jì)算結(jié)果。從仿真結(jié)果可以看出所設(shè)計(jì)電路的計(jì)算結(jié)果與理論計(jì)算結(jié)果一致，電路實(shí)現(xiàn)了正確功能，區(qū)別在于流水線結(jié)構(gòu)的結(jié)果需要等待5個(gè)時(shí)鐘周期才能輸出。另外我們使用Synopsys的Design Compiler工具對(duì)流水線結(jié)構(gòu)實(shí)現(xiàn)電路進(jìn)行邏輯綜合，最壞情況下的時(shí)間延遲為3.9ns，系統(tǒng)時(shí)鐘頻率可達(dá)256MHz，功耗小于37mw，與文獻(xiàn)［2－3，5－6］所設(shè)計(jì)電路相比，速度有了較大提高。

圖5　乘法器仿真結(jié)果

4　結(jié)束語(yǔ)

該設(shè)計(jì)對(duì)32bits定點(diǎn)乘法器各級(jí)電路結(jié)構(gòu)進(jìn)行了優(yōu)化，與其他文獻(xiàn)中設(shè)計(jì)方法相比，減少了乘法器各級(jí)的延遲和功耗。電路采用SMIC 0.18μm CMOS工藝實(shí)現(xiàn)，從設(shè)計(jì)結(jié)果可以看出：①與傳統(tǒng)乘法器相比，大幅提高乘法器運(yùn)算速度，其最大時(shí)鐘頻率可達(dá)256MHz；②與不加低功耗設(shè)計(jì)技術(shù)的乘法器電路相比，加入低功耗設(shè)計(jì)技術(shù)后大幅度降低了電路功耗。設(shè)計(jì)中全部采用4∶2壓縮器實(shí)現(xiàn)新型Wallace樹結(jié)構(gòu)，設(shè)計(jì)規(guī)則、對(duì)稱性好，易于ASIC實(shí)現(xiàn)。設(shè)計(jì)思想不僅可以在高速低功耗乘法器設(shè)計(jì)中能夠提升電路性能，而且可以將這種設(shè)計(jì)加入其它硬件電路中，對(duì)系統(tǒng)性能都會(huì)有極大提升。

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Design on 32－bit High－speed Low－power Multiplier

Zhang Mingying
（Xi'an International University，Xi'an 710077，China）

Using Verilog HDL hardware description language，a design of low power and high speed 32－bit fixed－point multiplier is presented.The speed of the multiplier，by means of optimization the design of radix－4 booth algorithm，4∶2 compressor and the final wide bit adder，is improved.In addition，the power consumption of the circuit is significantly reduced by means of performing the design techniques of operand isolation，clock gating and other low－power.Based on SMIC＇s 0.18μm CMOS process model，the circuit is synthesized by Synopsys＇s Design Compiler tool.The result shows that the maximum delay can be reduced to 3.9ns，the frequency of the system can reach 256MHz and the power consumption is less than 37mW.

Low－power；High speed multiplier；Radix－4 algorithm；Operand isolation；Clockgating；CMOS process

10.3969／j.issn.1002－2279.2016.01.005

TN409

A

1002－2279（2016）01－0018－04

?陜西省教育廳課題（2013JK1146）

張明英（1980－），女，山東省濰坊市人，碩士研究生，講師，主研方向：集成電路系統(tǒng)設(shè)計(jì)。

2015－03－30