乘法器
- 基于符號(hào)補(bǔ)償?shù)腞ISC-V處理器乘法器優(yōu)化
SoC[5]。乘法器是處理器的運(yùn)算核心，其運(yùn)行速度影響了處理器的運(yùn)行速度[9]。許多數(shù)字信號(hào)處理和機(jī)器學(xué)習(xí)應(yīng)用需要進(jìn)行大量乘法計(jì)算，其表現(xiàn)在很大程度上受到乘法器性能的限制。以卷積神經(jīng)網(wǎng)絡(luò)為例，超過90%的CNN計(jì)算為乘法累加計(jì)算[10]。因此面對(duì)嵌入式領(lǐng)域乘法算力需求較高的應(yīng)用場(chǎng)景，研究開源指令集架構(gòu)的RISC-V乘法器算力與功耗優(yōu)化十分必要。乘法器主要包括三個(gè)階段：操作數(shù)相乘產(chǎn)生部分積、部分積累加產(chǎn)生兩個(gè)結(jié)果以及兩個(gè)結(jié)果相加產(chǎn)生最終結(jié)果。目前整型乘法器的
計(jì)算機(jī)測(cè)量與控制 2023年7期2023-08-03
- 基于部分積概率分析的高精度低功耗近似浮點(diǎn)乘法器設(shè)計(jì)
運(yùn)算單元，浮點(diǎn)乘法器的復(fù)雜度高、硬件資源消耗大，在具有容錯(cuò)特性的浮點(diǎn)應(yīng)用中使用近似浮點(diǎn)乘法器可以有效降低系統(tǒng)功耗。目前對(duì)近似浮點(diǎn)乘法器的研究工作主要是針對(duì)尾數(shù)乘法的近似設(shè)計(jì)。尾數(shù)乘法與定點(diǎn)乘法相似，可根據(jù)定點(diǎn)乘法器的近似思路對(duì)其進(jìn)行設(shè)計(jì)。定點(diǎn)乘法器作為最基本的算術(shù)運(yùn)算單元之一，相比于加法器等單元有著相對(duì)復(fù)雜的算法和結(jié)構(gòu)，是近似電路的主要研究對(duì)象[7]。目前主流的乘法器設(shè)計(jì)包括部分積生成、部分積壓縮以及最終求和部分。其中乘法器的功耗主要集中在前兩部分，因此近
電子與信息學(xué)報(bào) 2023年1期2023-02-18
- 基于互補(bǔ)電阻開關(guān)的憶阻乘法器設(shè)計(jì)
域。但關(guān)于憶阻乘法器的研究多數(shù)通過傳統(tǒng)的部分乘積算法來(lái)實(shí)現(xiàn)，存在串行化進(jìn)位比特問題，導(dǎo)致延時(shí)和面積開銷增大。為解決該問題，本文提出一種弱進(jìn)位依賴的憶阻乘法器，通過對(duì)乘法運(yùn)算中的進(jìn)位比特進(jìn)行拆解，減弱計(jì)算過程中的進(jìn)位依賴，使得加法操作并行化，最終實(shí)現(xiàn)在線性時(shí)間內(nèi)的憶阻乘法器。利用互補(bǔ)電阻開關(guān)（Complementary Resistive Switch，CRS）的讀出操作破壞所存儲(chǔ)邏輯狀態(tài)的特性，設(shè)計(jì)一種基于憶阻器的部分乘積運(yùn)算方式，為實(shí)現(xiàn)憶阻乘法器奠定基礎(chǔ)
計(jì)算機(jī)工程 2023年1期2023-01-27
- 一種基于中國(guó)剩余定理的高效乘法器設(shè)計(jì)
提高。若能優(yōu)化乘法器的結(jié)構(gòu)，降低有限域乘法算法的開銷，并均衡算法的時(shí)間復(fù)雜度和空間復(fù)雜度，對(duì)提高有限域乘法運(yùn)算的運(yùn)算速度至關(guān)重要。因此，設(shè)計(jì)高效的有限域乘法算法對(duì)有限域算術(shù)運(yùn)算的廣泛應(yīng)用以及對(duì)提高密碼學(xué)領(lǐng)域的實(shí)用性能都具有重要意義。有限域乘法器按每個(gè)時(shí)刻處理的比特?cái)?shù)不同而分成：比特并行乘法器、比特串行乘法器和數(shù)字并行乘法器，其中比特并行乘法器在研究乘法器優(yōu)化領(lǐng)域上應(yīng)用范圍最廣[5]。根據(jù)乘法器的空間復(fù)雜度，比特并行乘法器分為三種類型，分別是平方級(jí)比特并行乘
東莞理工學(xué)院學(xué)報(bào) 2022年5期2022-11-02
- 低硬件成本256 點(diǎn)FFT 處理器的IP 核設(shè)計(jì)
［5］利用布斯乘法器與CSD（Canonic signal digit）常數(shù)乘法器混合方案減少其所設(shè)計(jì)的FFT 處理器的硬件成本；Wang 等［6］為了減少硬件成本，提出了一種2 乘法器和3 加法器流水線型蝶形單元用于處理FFT 處理器的實(shí)現(xiàn)；楊琳琳等［7］通過對(duì)蝶形單元結(jié)構(gòu)的優(yōu)化，減少乘法器的數(shù)目，從而達(dá)到減少FFT 處理器硬件成本的目的；孫曉鋒等［8］提出了基于Turbo 結(jié)構(gòu)的FFT 處理器實(shí)現(xiàn)方案來(lái)降低硬件開銷。復(fù)數(shù)乘法器在FFT 處理器的設(shè)計(jì)中占
數(shù)據(jù)采集與處理 2022年4期2022-08-13
- 32 位RISC-V 處理器中乘法器的優(yōu)化設(shè)計(jì)
410114）乘法器作為處理器的重要組成部分，一般由部分積產(chǎn)生、部分積壓縮和最終結(jié)果相加3 部分組成，乘法器的性能制約著處理器算術(shù)運(yùn)算的整體性能[1]?！胺澍BE203”是國(guó)內(nèi)研發(fā)團(tuán)隊(duì)開發(fā)的面向嵌入式或物聯(lián)網(wǎng)領(lǐng)域的低功耗開源RISC-V 處理器，它的乘法器采用基4 Booth 編碼產(chǎn)生部分積，每個(gè)周期使用迭代加法器的方法壓縮部分積，經(jīng)過多個(gè)周期的迭代得到最終的乘積。部分積壓縮使用迭代加法器的方法消耗的硬件資源少，但完成一次乘法操作的迭代周期數(shù)多，使得乘法器運(yùn)
電子設(shè)計(jì)工程 2022年6期2022-04-13
- 一種新型高速低功耗可重構(gòu)流水線乘法器設(shè)計(jì)
號(hào)處理的核心，乘法器電路的設(shè)計(jì)直接影響了整個(gè)系統(tǒng)性能。文中提出了一種新型的高速低功耗電壓可重構(gòu)流水線乘法器，該乘法電路通過“流水”結(jié)構(gòu)保證了高的運(yùn)算速度，還根據(jù)輸入信號(hào)的速率調(diào)整電源電壓，在輸入信號(hào)的速率較高時(shí)使用正常的電源電壓，當(dāng)輸入信號(hào)速率較低時(shí)將電源電壓調(diào)整為低電壓，以保證高速信號(hào)正常處理，在處理低速信號(hào)時(shí)顯著降低了功耗[1]，并以二進(jìn)制無(wú)符號(hào)乘法為例對(duì)新型高速低功耗電壓可重構(gòu)流水線乘法器的設(shè)計(jì)理論及方法進(jìn)行了闡述，對(duì)其速度和功耗等性能進(jìn)行了Spic
電子設(shè)計(jì)工程 2022年1期2022-01-08
- 一種低開銷的近似乘法器設(shè)計(jì)
相比于加法器，乘法器的結(jié)構(gòu)更加復(fù)雜，面積和功耗往往是同位寬加法器的數(shù)倍，因此近似乘法器對(duì)性能的優(yōu)化更加可觀.相比于精確乘法器，近似乘法器通過適當(dāng)?shù)胤艑掃\(yùn)算精度，簡(jiǎn)化或刪除部分運(yùn)算電路，不僅可以節(jié)省開銷，并且能夠優(yōu)化電路中關(guān)鍵路徑的延時(shí)，加快計(jì)算速度[7].對(duì)于一些處理過程本身就是不精確的應(yīng)用來(lái)說，近似乘法器甚至可以對(duì)原有的不精確部分進(jìn)行補(bǔ)償，得到更好的處理結(jié)果.本文基于精確二進(jìn)制乘法器，提出了操作數(shù)裁剪模塊和低開銷部分積累加算法，設(shè)計(jì)了一種新型近似乘法器.
小型微型計(jì)算機(jī)系統(tǒng) 2021年12期2021-12-08
- Sigma-Delta模數(shù)轉(zhuǎn)換器的三級(jí)數(shù)字抽取濾波器設(shè)計(jì)
CIC濾波器無(wú)乘法器，用于降采樣可以有效降低濾波器面積，但是其有明顯的帶內(nèi)衰減，需要加入有乘法器的補(bǔ)償濾波器設(shè)計(jì)，又增加了部分面積[15]；有文章把CIC濾波器的補(bǔ)償濾波器當(dāng)作第二級(jí)，即CIC濾波器、FIR補(bǔ)償濾波器、半帶或FIR濾波器的三級(jí)結(jié)構(gòu)，這種結(jié)構(gòu)相比第一級(jí)為CIC濾波器加補(bǔ)償FIR濾波器的結(jié)構(gòu)來(lái)說，面積更小，但是阻帶抑制不如之前的結(jié)構(gòu)[16]；也有文章在設(shè)計(jì)中把FIR濾波器替換成無(wú)限脈沖響應(yīng)數(shù)字濾波器(Infinite Impulse Respo
電子與封裝 2021年9期2021-10-13
- 基于Karatsuba和Vedic算法的快速單精度浮點(diǎn)乘法器
各種單精度浮點(diǎn)乘法器的改進(jìn)方法[1-8]。文獻(xiàn)[1]提出了基于Karatsuba算法[9-10]的改進(jìn)設(shè)計(jì)，通過數(shù)學(xué)運(yùn)算的公式變換，用加法器代替乘法器，相比于24 bit尾數(shù)直接相乘的單精度浮點(diǎn)乘法器的設(shè)計(jì)，該設(shè)計(jì)減少了3個(gè)乘法器，只使用了6個(gè)乘法器。但是乘法器的使用限制了單精度浮點(diǎn)乘法器運(yùn)算速度的進(jìn)一步提高。文獻(xiàn)[2]提出了一種基于Vedic算法[3-4]的單精度浮點(diǎn)乘法器設(shè)計(jì)方法，該設(shè)計(jì)沿用了24 bit尾數(shù)直接相乘的設(shè)計(jì)思路，通過使用Vedic算法設(shè)
電子科技大學(xué)學(xué)報(bào) 2021年3期2021-06-19
- 鎖相放大器測(cè)量弱聲壓信號(hào)
射、運(yùn)算放大、乘法器、低通濾波、移相器、示波器幾個(gè)模塊組成。與公司生產(chǎn)的鎖相放大器相比，該實(shí)驗(yàn)自主設(shè)計(jì)的鎖相放大器結(jié)構(gòu)比較簡(jiǎn)單，省去了鎖相環(huán)、濾波整形等非必需的模塊，具有成本低廉的特點(diǎn)。關(guān)鍵詞：鎖相放大器;模塊化;信號(hào)通道;乘法器;移相器;濾波器中圖分類號(hào)：TP311? ? ? ? 文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：1009-3044（2021）34-0116-031 基本原理1.1信號(hào)測(cè)量原理鎖相放大器是根據(jù)正弦函數(shù)的正交性原理工作的。其核心部分就是讓一個(gè)頻率為[
電腦知識(shí)與技術(shù) 2021年34期2021-03-04
- 集成模擬乘法器的調(diào)幅電路系統(tǒng)研究
。2 集成模擬乘法器的調(diào)幅電路基本原理2.1 模擬乘法器的原理模擬乘法器的原理指的是對(duì)兩個(gè)模擬信號(hào)(電壓或電流)實(shí)現(xiàn)相乘功能的有緣非線性器件。它實(shí)際上是指兩個(gè)本來(lái)毫無(wú)關(guān)系的信號(hào)通過模擬乘法器進(jìn)行相乘運(yùn)算，也就是輸出信號(hào)與輸入信號(hào)相乘的積成正比。模擬乘法器有兩個(gè)輸入端口，分別是X輸入端口以及Y輸入端口。模擬乘法器特有的兩個(gè)輸入信號(hào)的極性各有各的不同，模擬乘法器坐標(biāo)平面利用的是X軸與Y軸，將平面直角坐標(biāo)系分為四個(gè)象限，其中，當(dāng)信號(hào)僅靠某個(gè)極性電壓才可以進(jìn)行工作
微型電腦應(yīng)用 2021年1期2021-01-28
- 基于AD7609的石英撓性加速度計(jì)采集電路設(shè)計(jì)
移相電路設(shè)計(jì)、乘法器設(shè)計(jì)、低通濾波電路設(shè)計(jì)、驅(qū)動(dòng)電路設(shè)計(jì)、開關(guān)電路設(shè)計(jì)、系統(tǒng)軟件設(shè)計(jì)等內(nèi)容，其目的在于提升采集電路設(shè)計(jì)內(nèi)容的合理性，提高加速計(jì)的應(yīng)用性能。關(guān)鍵詞：AD7609芯片;石英撓性加速度計(jì);移相電路;乘法器加速度計(jì)現(xiàn)已廣泛應(yīng)用在航空航天、航海導(dǎo)航、武器系統(tǒng)制導(dǎo)等環(huán)節(jié)當(dāng)中，在分支體系當(dāng)中，石英撓性加速度計(jì)因結(jié)構(gòu)簡(jiǎn)單、精準(zhǔn)度高等優(yōu)勢(shì)，目前也得到了不斷推廣。基于AD7609芯片展開石英撓性加速度計(jì)采集電路設(shè)計(jì)，可以對(duì)原有電路運(yùn)行情況進(jìn)行優(yōu)化處理，使其能夠
裝備維修技術(shù) 2020年11期2020-11-20
- 一種模式可配置的單精度浮點(diǎn)乘法器設(shè)計(jì)
度較高，所以，乘法器的運(yùn)算速度和功耗通常也就決定了處理器的運(yùn)行速度和功耗[1]。單精度浮點(diǎn)乘法器采用兩個(gè)符合IEEE754標(biāo)準(zhǔn)的浮點(diǎn)數(shù)完成乘法運(yùn)算，與定點(diǎn)運(yùn)算相比，浮點(diǎn)運(yùn)算單元(floating point units,FPUs)提供了高精度、高動(dòng)態(tài)范圍的實(shí)際值以及簡(jiǎn)單的編程模型[2]。一般而言，頻率、功耗和面積是衡量乘法器和處理器性能的3個(gè)重要指標(biāo)。為了降低浮點(diǎn)乘法器功耗，大多數(shù)的設(shè)計(jì)都是通過犧牲計(jì)算的精度來(lái)實(shí)現(xiàn)的[3-4]。例如，在某些對(duì)精度要求不高的
西安郵電大學(xué)學(xué)報(bào) 2020年6期2020-04-07
- 二維網(wǎng)格型粗粒度可重構(gòu)系統(tǒng)乘法器和全加器設(shè)計(jì)與驗(yàn)證
Kbit大整數(shù)乘法器硬件架構(gòu)，實(shí)現(xiàn)運(yùn)算時(shí)間比CPU平臺(tái)上的運(yùn)算大約有8倍的加速.文獻(xiàn)[8]提出一種運(yùn)算精度與運(yùn)算器數(shù)量可配置的并行浮點(diǎn)向量乘法運(yùn)算單元，提高了FPGA資源利用率與運(yùn)算吞吐率，同時(shí)具有高度的可移植性與通用性.文獻(xiàn)[9]提出一種適合于FPGA的低功耗多路選擇器設(shè)計(jì)方法，與傳統(tǒng)多結(jié)構(gòu)多路選擇器相比，在保證其他性能的前提下，功耗降低約28.97%.文獻(xiàn)[10]設(shè)計(jì)了基于多層次FPGA的主從式非易失性NVM(non-volatile memory)控
綿陽(yáng)師范學(xué)院學(xué)報(bào) 2020年2期2020-03-02
- 基于雙差分對(duì)電路的頻譜的線性搬移研究與仿真
特性更接近理想乘法器的特點(diǎn)，得出該電路更適合做頻譜的線性搬移電路的結(jié)論。最后進(jìn)行了幅度調(diào)制（AM）仿真驗(yàn)證。關(guān)鍵詞：差分對(duì)電路;傳輸特性;頻譜的線性搬移;乘法器;AM調(diào)制仿真1.引言頻譜的搬移有兩種形式，一種是線性搬移，一種是非線性搬移，不論是線性搬移還是非線性搬移，都需要利用非線性電路來(lái)完成，核心理論都是基于電路的乘法器功能，使兩個(gè)輸入信號(hào)發(fā)生相乘，公式如下（1-1）最后產(chǎn)生新的頻率信號(hào)，在這些新的頻率成分中，包含了我們需要的頻率信號(hào)，然后通過設(shè)計(jì)相應(yīng)的
科學(xué)與財(cái)富 2019年35期2019-10-21
- 應(yīng)用于UWB系統(tǒng)的低硬件開銷128點(diǎn)FFT處理器設(shè)計(jì)
的存儲(chǔ)器和復(fù)雜乘法器都比SDF架構(gòu)多。所以，MDC架構(gòu)能完成較高數(shù)據(jù)吞吐率，而SDF架構(gòu)需要較少的存儲(chǔ)器和硬件成本。為了獲取更低的硬件開銷，本文的設(shè)計(jì)方案使用SDF架構(gòu)。一般來(lái)說，對(duì)于N點(diǎn)FFT(N＞64)都會(huì)采用布斯乘法器來(lái)處理序列與旋轉(zhuǎn)因子WiN的復(fù)數(shù)乘法運(yùn)算。本文提出了一種新型串接CSD常數(shù)乘法器來(lái)實(shí)現(xiàn)序列與Wi128的運(yùn)算，一方面能夠進(jìn)一步降低硬件資源的開銷，另一方面無(wú)需任何只讀存儲(chǔ)器(Read only memory,ROM)對(duì)旋轉(zhuǎn)因子常數(shù)值進(jìn)行
數(shù)據(jù)采集與處理 2019年2期2019-04-25
- 基于線性脈動(dòng)陣列的卷積神經(jīng)網(wǎng)絡(luò)計(jì)算優(yōu)化與性能分析
傳統(tǒng)的并行矩陣乘法器存在較大I/O需求的問題，采用線性脈動(dòng)陣列改進(jìn)設(shè)計(jì)；最后，對(duì)比分析了傳統(tǒng)的并行矩陣乘法器和2種改進(jìn)的線性脈動(dòng)陣列用于CNN加速的利弊。理論證明及分析表明，與并行矩陣乘法器相比，2種改進(jìn)的線性脈動(dòng)陣列都充分利用了稀疏性，具有能量消耗少、I/O帶寬占用少的優(yōu)勢(shì)。線性脈動(dòng)陣列；卷積神經(jīng)網(wǎng)絡(luò)；稀疏性；I/O帶寬；性能分析1 引言CNN是一種前饋神經(jīng)網(wǎng)絡(luò)，隨著人工智能的發(fā)展，深度學(xué)習(xí)中的CNN已成為物體識(shí)別的主要方法，廣泛用于計(jì)算機(jī)視覺領(lǐng)域。但C
網(wǎng)絡(luò)與信息安全學(xué)報(bào) 2018年12期2018-12-26
- 一種自動(dòng)生成Wallace樹形乘法器Verilog源代碼方法
llace樹型乘法器[1]自上世紀(jì)60年代提出以來(lái)，由于具有并行性和低延遲的優(yōu)點(diǎn)[2-3]，一直是通用乘法器[4-7]、數(shù)字信號(hào)處理(Digital Signal Process，DSP)中的乘法運(yùn)算[8-10]、浮點(diǎn)運(yùn)算[11]、模糊控制[12]和近似計(jì)算[13]等研究領(lǐng)域的熱點(diǎn)。目前通常采用超高速集成電路，硬件描述語(yǔ)言(Very-High-Speed Integrated Circuit Hardware Description Language, V
實(shí)驗(yàn)室研究與探索 2018年7期2018-07-27
- 一種高性能快速傅里葉變換的硬件設(shè)計(jì)
換法將傳統(tǒng)復(fù)數(shù)乘法器中的4個(gè)實(shí)數(shù)乘法器減少為3個(gè)，減小了一定的硬件開銷，但乘法器關(guān)鍵路徑較長(zhǎng)而導(dǎo)致FFT整體計(jì)算速度提升并不大; 文獻(xiàn)[3]使用數(shù)字信號(hào)處理(Digital Signal Processing，DSP)模塊實(shí)現(xiàn)復(fù)數(shù)乘法器單元，計(jì)算速度有一定提升，但硬件開銷仍然較大; 文獻(xiàn)[4]使用正則有符號(hào)數(shù)(Canonic Signed Digit，CSD)乘法器取代了傳統(tǒng)復(fù)數(shù)乘法器，同時(shí)也省去了只讀存儲(chǔ)器(Read Only Memory，ROM)存儲(chǔ)
西安電子科技大學(xué)學(xué)報(bào) 2018年3期2018-06-14
- 基于FPGA的自頂向下乘法器電路設(shè)計(jì)
結(jié)合移位相加型乘法器實(shí)際例子介紹了兩種電路設(shè)計(jì)輸入方式，純文本輸入利用硬件描述語(yǔ)言對(duì)底層元件和頂層文件的電路功能進(jìn)行描述；文本和原理圖混合輸入對(duì)電路的底層元件進(jìn)行硬件描述語(yǔ)言描述，而頂層文件則采用原理圖輸入方式來(lái)實(shí)現(xiàn)。對(duì)兩種輸入方式的仿真波形進(jìn)行分析，論證了設(shè)計(jì)方法的正確性，說明了兩種輸入方式的特點(diǎn)。關(guān)鍵詞：自頂向下；硬件描述語(yǔ)言；文本輸入；原理圖輸入；乘法器中圖分類號(hào)：TN79 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2017）11-0165-02
數(shù)字技術(shù)與應(yīng)用 2017年11期2018-01-11
- 基于FPGA的進(jìn)位存儲(chǔ)大數(shù)乘法器的改進(jìn)與實(shí)現(xiàn)
的進(jìn)位存儲(chǔ)大數(shù)乘法器的改進(jìn)與實(shí)現(xiàn)張曉楠1，高獻(xiàn)偉1，2，董秀則21.西安電子科技大學(xué) 通信工程學(xué)院，西安 710071 2.北京電子科技學(xué)院 電子系，北京 100070提出了一種基于FPGA的進(jìn)位存儲(chǔ)的大數(shù)乘法器的改進(jìn)算法，該算法采用串并混合結(jié)構(gòu)可以在一個(gè)時(shí)鐘內(nèi)完成多次迭代計(jì)算，減少了完成一次運(yùn)算的時(shí)鐘數(shù)，因此有效地提高了大數(shù)乘法器的速度。最后硬件結(jié)構(gòu)設(shè)計(jì)在Altera Stratix II EP2S90F1508C3上實(shí)現(xiàn)，給出了192位、256位以及3
中成藥 2017年11期2017-11-28
- 一種FPGA芯片中DSP模塊的內(nèi)建自測(cè)試方法
對(duì)DSP電路中乘法器和加法器進(jìn)行有效的測(cè)試，縮短測(cè)試時(shí)間，減少工作量。同時(shí)通過更改DSP的配置信息來(lái)實(shí)現(xiàn)全芯片DSP的功能測(cè)試，提高了DSP模塊的測(cè)試故障覆蓋率。內(nèi)置自檢測(cè)；乘法器測(cè)試；加法器測(cè)試；DSP；FPGA；Virtex-41 引言目前為止已經(jīng)開發(fā)了用于現(xiàn)場(chǎng)可編程門陣列（FPGA）中一些可配置邏輯塊（CLB）、存儲(chǔ)模塊（BRAM）、時(shí)鐘模塊（CMT）等資源的測(cè)試及故障率診斷方法，但是，對(duì)于嵌入式數(shù)字信號(hào)處理器（DSP）內(nèi)核的測(cè)試，除了基本的性能和功
電子與封裝 2017年10期2017-10-24
- 基于FPGA的視頻縮放設(shè)計(jì)與實(shí)現(xiàn)
方法減少了5個(gè)乘法器的使用，節(jié)約了系統(tǒng)資源。關(guān)鍵詞：FPGA；視頻縮放；流水線；DDR3 SDRAM；乘法器DOIDOI：10.11907/rjdk.171287中圖分類號(hào)：TP319文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)文章編號(hào)：1672-7800（2017）008-0083-030 引言實(shí)時(shí)視頻圖像處理是圖像處理領(lǐng)域的研究熱點(diǎn)之一，廣泛應(yīng)用于監(jiān)控、醫(yī)療、通信領(lǐng)域等?；趩纹瑱C(jī)的方案對(duì)于高分辨率視頻數(shù)據(jù)的處理無(wú)法滿足實(shí)時(shí)性要求，近年來(lái)現(xiàn)場(chǎng)可編程門陣列（FPGA）由于其
軟件導(dǎo)刊 2017年8期2017-09-09
- 基于模擬開關(guān)的混頻器設(shè)計(jì)*
非線性元件或者乘法器混頻方式的缺陷，消除本振信號(hào)的影響，最大限度地保留輸入信號(hào)的參數(shù)信息。模擬開關(guān)；混頻器；乘法器；本振；接收機(jī)0 引言通?；祛l采用非線性元件或者專用的乘法器來(lái)實(shí)現(xiàn)，這種混頻方式不可避免地會(huì)在輸出信號(hào)中引入本振信號(hào)的幅度和相位信息，這往往是所不希望的。并且不論非線性元件或者專用的乘法器都會(huì)產(chǎn)生很多干擾和失真，包括干擾哨聲、寄生通道干擾、交叉調(diào)制失真、互相調(diào)制失真，這些均會(huì)對(duì)接收機(jī)性能產(chǎn)生不良影響。開關(guān)混頻方式可以有效抑制以上因素的影響。1
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2017年10期2017-06-15
- Montgomery模乘法器的實(shí)現(xiàn)與優(yōu)化
gomery模乘法器的實(shí)現(xiàn)與優(yōu)化車文潔 董秀則 高獻(xiàn)偉 張曉楠(北京電子科技學(xué)院 北京 100070)蒙哥馬利算法是公鑰密碼實(shí)現(xiàn)的基礎(chǔ)算法, 應(yīng)用范圍廣泛。要想提高公鑰密碼體制的運(yùn)算速度，設(shè)計(jì)運(yùn)算速度快、消耗資源少、效率高的蒙哥馬利模乘法器非常關(guān)鍵。根據(jù)蒙哥馬利乘積算法實(shí)現(xiàn)了蒙哥馬利乘法器，通過硬件描述語(yǔ)言分別對(duì)其進(jìn)行FPGA設(shè)計(jì)與實(shí)現(xiàn)，將其實(shí)現(xiàn)結(jié)構(gòu)由串行結(jié)構(gòu)優(yōu)化為并行結(jié)構(gòu)，在多占用資源約50%的基礎(chǔ)上，速度實(shí)現(xiàn)了6倍左右的提高。與現(xiàn)有的相關(guān)研究成果相比，
計(jì)算機(jī)應(yīng)用與軟件 2017年3期2017-04-14
- 集成電路設(shè)計(jì)中乘法器的低功耗算法與實(shí)現(xiàn)技術(shù)研究
成電路 設(shè)計(jì) 乘法器 低功耗算法 實(shí)現(xiàn)技術(shù)一、引言低功耗設(shè)計(jì)一般可以分成兩種：動(dòng)態(tài)和靜態(tài)技術(shù)。靜態(tài)化技術(shù)一般是從系統(tǒng)的構(gòu)造與工作原理出發(fā)，使系統(tǒng)的功耗得到降低，比如選擇低功耗的器件；動(dòng)態(tài)化技術(shù)主要是使系統(tǒng)運(yùn)行得到改變來(lái)降低功耗，比如按照實(shí)際運(yùn)行情況對(duì)器件的工作狀態(tài)進(jìn)行調(diào)節(jié)。二、定點(diǎn)乘法運(yùn)算優(yōu)化目前，集成電路的設(shè)計(jì)中，定點(diǎn)乘法運(yùn)算一般都使用移位相加算法邏輯，具有方便理解、簡(jiǎn)單和直接的優(yōu)點(diǎn)，但是缺陷也很明顯，運(yùn)算的效率比較低，需要數(shù)量很多的硬件設(shè)備，占用的資源
中國(guó)新通信 2017年5期2017-04-13
- 基于FPGA的流水線單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)*
線單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)*彭章國(guó)1，張征宇1,2，王學(xué)淵1，賴瀚軒1，茆 驥1(1. 西南科技大學(xué) 信息工程學(xué)院，四川 綿陽(yáng) 621010；2. 中國(guó)空氣動(dòng)力研究與發(fā)展中心，四川 綿陽(yáng) 621000)針對(duì)現(xiàn)有的采用Booth算法與華萊士(Wallace)樹結(jié)構(gòu)設(shè)計(jì)的浮點(diǎn)乘法器運(yùn)算速度慢、布局布線復(fù)雜等問題，設(shè)計(jì)了基于FPGA的流水線精度浮點(diǎn)數(shù)乘法器。該乘法器采用規(guī)則的Vedic算法結(jié)構(gòu)，解決了布局布線復(fù)雜的問題；使用超前進(jìn)位加法器(Carry Look-a
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2017年4期2017-03-10
- 一種高速模(2n-2p-1)乘法器的設(shè)計(jì)
n-2p-1)乘法器的設(shè)計(jì)張清宇，李 磊(電子科技大學(xué) 電子科學(xué)技術(shù)研究院，四川 成都 611731)結(jié)合余數(shù)系統(tǒng)以及模乘法器本身的特點(diǎn)，一種高速的模(2n-2p-1)乘法器被提出。得益于剩余范圍的擴(kuò)展和新型的部分積壓縮樹的采用，該設(shè)計(jì)相較于傳統(tǒng)的模乘法器在關(guān)鍵路徑上減少了一個(gè)長(zhǎng)度為2n的加法器且避免了此類 Booth編碼模乘法器中復(fù)雜的負(fù)數(shù)修正問題。在90 nm工藝下的綜合結(jié)果表明，該模乘(2n-2p-1)乘法器相較當(dāng)前的模(2n-2p-1)乘法器有10
電子技術(shù)應(yīng)用 2016年11期2016-12-03
- 非精確浮點(diǎn)數(shù)乘法器設(shè)計(jì)
）非精確浮點(diǎn)數(shù)乘法器設(shè)計(jì)尹培培（南京航空航天大學(xué) 計(jì)算中心，江蘇 南京 210016）隨著電路系統(tǒng)數(shù)值運(yùn)算范圍以及數(shù)據(jù)運(yùn)算精度的不斷擴(kuò)大，浮點(diǎn)數(shù)運(yùn)算的研究變得越來(lái)越重要。但傳統(tǒng)浮點(diǎn)數(shù)運(yùn)算單元硬件復(fù)雜、功耗大、延時(shí)長(zhǎng)，這些因素很大程度上制約著浮點(diǎn)數(shù)運(yùn)算的性能。非精確計(jì)算可以減少容錯(cuò)設(shè)備的動(dòng)態(tài)及靜態(tài)能量損耗，作為解決以上問題的有效方法。提出了一種非精確浮點(diǎn)數(shù)乘法器的算法設(shè)計(jì)，同時(shí)將該算法應(yīng)用于高動(dòng)態(tài)范圍圖片的圖像處理中，并將結(jié)果與精確浮點(diǎn)數(shù)乘法器的應(yīng)用結(jié)果進(jìn)行
電子技術(shù)應(yīng)用 2016年3期2016-12-03
- 32位低功耗高速乘法器設(shè)計(jì)?
2位低功耗高速乘法器設(shè)計(jì)?張明英（西安外事學(xué)院，西安710077）采用Verilog HDL硬件描述語(yǔ)言，設(shè)計(jì)了一個(gè)高性能、低功耗的32位定點(diǎn)乘法器。該乘法器通過對(duì)基4布斯算法、4∶2壓縮器算法及最終加法器的優(yōu)化設(shè)計(jì)，進(jìn)一步提高了乘法的運(yùn)算速度。另外，在設(shè)計(jì)中加入了操作數(shù)隔離、門控時(shí)鐘等低功耗設(shè)計(jì)技術(shù)，從而大幅度減少了電路功耗。采用SMIC 0.18μm CMOS工藝，使用Synopsys的Design Compiler工具對(duì)電路進(jìn)行邏輯綜合。結(jié)果顯示，最
微處理機(jī) 2016年1期2016-11-21
- 基于FPGA的進(jìn)位保留Barrett模乘法器設(shè)計(jì)與實(shí)現(xiàn)
arrett模乘法器設(shè)計(jì)與實(shí)現(xiàn)車文潔，高獻(xiàn)偉（北京電子科技學(xué)院 北京 100070）在有限域上的模算術(shù)運(yùn)算中，乘法運(yùn)算最基礎(chǔ)且最耗時(shí)，因此為提高公鑰密碼體質(zhì)的運(yùn)算速度，設(shè)計(jì)出運(yùn)算速度快、消耗時(shí)間少的模乘法器非常關(guān)鍵。該文設(shè)計(jì)出進(jìn)位保留Barrett模乘法器，乘法部分利用進(jìn)位保留乘法器，求模運(yùn)算部分利用Barrett約減運(yùn)算，用硬件描述語(yǔ)言進(jìn)行FPGA設(shè)計(jì)與實(shí)現(xiàn)，避免了除法運(yùn)算。對(duì)于192位的操作數(shù)，完成Barrett模乘需要約186個(gè)時(shí)鐘周期，計(jì)算速率可以
電子設(shè)計(jì)工程 2016年4期2016-09-12
- 基于改進(jìn)的Booth編碼和Wallace樹的乘法器優(yōu)化設(shè)計(jì)
llace樹的乘法器優(yōu)化設(shè)計(jì)石敏王耿易清明(暨南大學(xué)信息科學(xué)技術(shù)學(xué)院廣東 廣州 510632)摘要針對(duì)當(dāng)前乘法器設(shè)計(jì)難于兼顧路徑延時(shí)和版圖面積的問題，設(shè)計(jì)一種新型的32位有符號(hào)數(shù)乘法器結(jié)構(gòu)。其特點(diǎn)是：采用改進(jìn)的Booth編碼，生成排列規(guī)則的部分積陣列，所產(chǎn)生的電路相比于傳統(tǒng)的方法減小了延時(shí)與面積；采用由改進(jìn)的4-2壓縮器和3-2壓縮器相結(jié)合的新型Wallace樹壓縮結(jié)構(gòu)，將17個(gè)部分積壓縮為2個(gè)部分積只需經(jīng)過10級(jí)異或門延時(shí)，有效地提高了乘法運(yùn)算的速度。設(shè)
計(jì)算機(jī)應(yīng)用與軟件 2016年5期2016-06-08
- OFDM信號(hào)壓縮采樣重構(gòu)算法的FPGA實(shí)現(xiàn)
用多時(shí)鐘控制的乘法器級(jí)聯(lián)SRAM結(jié)構(gòu)，實(shí)現(xiàn)了矩陣向量相乘，節(jié)約了存儲(chǔ)資源；在Quartus II開發(fā)環(huán)境下采用VHDL語(yǔ)言編寫了OOMP算法程序，并采用Modelsim軟件對(duì)其進(jìn)行了門級(jí)時(shí)序仿真，實(shí)現(xiàn)了OOMP算法.仿真結(jié)果表明：該方案具有復(fù)雜度低、處理速度快等優(yōu)點(diǎn).關(guān)鍵詞：優(yōu)化正交匹配追蹤算法；現(xiàn)場(chǎng)可編程門陣列；乘法器；SRAM；硬件描述語(yǔ)言隨著人們對(duì)通信信息量需求的日益增大，為了滿足未來(lái)不斷增長(zhǎng)的數(shù)據(jù)傳輸速率的要求，增加系統(tǒng)帶寬來(lái)提高傳輸速率是直接有效
天津工業(yè)大學(xué)學(xué)報(bào) 2016年2期2016-05-21
- 面向LTE的超低復(fù)雜度FFT處理單元設(shè)計(jì)
法則優(yōu)化其中的乘法器結(jié)構(gòu)。相比已有方法，關(guān)鍵路徑時(shí)間降低16.7，乘法器面積降低78.9，總面積降低62.1?？焖俑道锶~變換；長(zhǎng)期演進(jìn)計(jì)劃；Winograd傅里葉變換；正則有符號(hào)數(shù)；長(zhǎng)期演進(jìn)（LTE）上行通信系統(tǒng)［1］需要35種不同長(zhǎng)度的離散傅里葉變換（DFT），其長(zhǎng)度可以被表達(dá)［2］為：式中，α，β，γ為整數(shù)。由于采用了非基于2的FFT的模式，因此傳統(tǒng)基于2點(diǎn)的FFT優(yōu)化算法不能直接應(yīng)用到LTE的上行電路中。在未來(lái)的通信中，對(duì)硬件復(fù)雜度和能耗都提出了很高
實(shí)驗(yàn)科學(xué)與技術(shù) 2016年6期2016-02-09
- 基于FPGA的通用型FIR數(shù)字濾波器的研究與設(shè)計(jì)
是基于加法器和乘法器，通過延遲將輸入信號(hào)與固定的抽頭系數(shù)相乘累加得到濾波結(jié)果，其中濾波系數(shù)是已知的數(shù)值，當(dāng)我們需要一個(gè)固定階數(shù)系數(shù)的值不固定時(shí)，我們就需要將濾波的系數(shù)通過外部輸入的方式再與輸入信號(hào)相乘。對(duì)于FIR數(shù)字濾波器的通用型的研究是基于傳統(tǒng)的串行FIR數(shù)字濾波器的結(jié)構(gòu)進(jìn)行改造，使用VerilogHDL語(yǔ)言在QuartusII和Modelsim軟件里面進(jìn)行設(shè)計(jì)和仿真。結(jié)果表明基于FPGA的通用FIR數(shù)字濾波器的設(shè)計(jì)是可行的。關(guān)鍵詞：加法器；乘法器；串行
軟件 2015年6期2015-12-26
- OTN中FEC的優(yōu)化設(shè)計(jì)及實(shí)現(xiàn)
“?”是有限域乘法器;“⊕”是有限域加法器;R0，R1，…，R15是 m －bit寄存器。當(dāng)幀頭指示信號(hào)到來(lái)時(shí)，計(jì)數(shù)器從1開始計(jì)數(shù)，在使能為有效的情況下，每個(gè)時(shí)鐘節(jié)拍加1。計(jì)數(shù)器數(shù)值在1～239時(shí)，編碼電路中的兩個(gè)選擇器均為1，此時(shí)編碼器的輸出即輸入;計(jì)數(shù)器數(shù)值在240～255時(shí)，選擇器為0，此時(shí)編碼器輸入為0，將16個(gè)寄存器中的數(shù)值依次輸出，完成編碼過程。3 單路RS解碼器設(shè)計(jì)RS解碼方法分為時(shí)域解碼和頻域解碼，頻域解碼需要的硬件開銷比時(shí)域解碼多，因此本
電子科技 2015年2期2015-12-20
- 基于VHDL的乘法器的設(shè)計(jì)與對(duì)比
基于VHDL的乘法器的設(shè)計(jì)與對(duì)比趙杰（商洛學(xué)院電子信息與電氣工程學(xué)院，陜西商洛726000）在數(shù)字系統(tǒng)中，乘法器是進(jìn)行數(shù)字信號(hào)運(yùn)算的核心運(yùn)算單元，同時(shí)也是微處理器中進(jìn)行數(shù)據(jù)處理的關(guān)鍵部分。以8位乘法器為例，根據(jù)簡(jiǎn)單并行乘法器、加法器樹乘法器和移位相加乘法器的基本原理，利用VHDL分別進(jìn)行描述和實(shí)現(xiàn)。對(duì)三種乘法器分別通過QuartusⅡ軟件平臺(tái)進(jìn)行仿真，再做進(jìn)一步比較和討論。結(jié)果表明，三種乘法器在運(yùn)行速度和資源占用上各有利弊，實(shí)踐中可根據(jù)設(shè)計(jì)要求和硬件條件選
商洛學(xué)院學(xué)報(bào) 2015年6期2015-12-16
- 最優(yōu)正規(guī)基下并行乘法器的設(shè)計(jì)*
優(yōu)正規(guī)基下并行乘法器的設(shè)計(jì)*蘇丹丹1，付萍2 (1.羅定職業(yè)技術(shù)學(xué)院，廣東羅定527200; 2.北京昌平區(qū)回龍觀中學(xué)，北京102200)摘要:利用簡(jiǎn)單的組合邏輯電路分別在Ⅰ型和Ⅱ型最優(yōu)正規(guī)基上設(shè)計(jì)出了新的并行乘法器，其中Ⅰ型最優(yōu)正規(guī)基并行乘法器所需異或門數(shù)為3n－4，與門數(shù)為n，Ⅱ型最優(yōu)正規(guī)基并行乘法器所需異或門數(shù)為2n－2，與門數(shù)為n;與Sunar和Koc于2001年在Ⅱ型最優(yōu)正規(guī)基上提出的并行正規(guī)基乘法器對(duì)照，此乘法器大大減少了所需要的門數(shù)，從而有效
- 模擬乘法器MC1496的應(yīng)用研究
相乘器都是集成乘法器，它廣泛應(yīng)用于信號(hào)處理、通信、自動(dòng)控制等領(lǐng)域。模擬乘法器MC1496作為一種有源非線性器件，可以實(shí)現(xiàn)對(duì)兩個(gè)模擬信號(hào)（電壓或電流）的相乘功能，即輸出信號(hào)與兩輸入信號(hào)相乘積成正比。在高頻電子線路中的振幅調(diào)制、同步檢波、混頻、倍頻、鑒頻、鑒相等調(diào)制與解調(diào)的過程，均可視為兩個(gè)信號(hào)相乘或包含相乘的過程[1]。本文對(duì)普通調(diào)幅、雙邊帶調(diào)幅、同步檢波、混頻電路進(jìn)行了電路應(yīng)用設(shè)計(jì)，利用Multisim11軟件進(jìn)行了仿真測(cè)試，并分析比較測(cè)試結(jié)果。1 模擬乘
電子測(cè)試 2015年8期2015-05-15
- 基于單周期控制的單相APFC 研究
中，以擁有模擬乘法器的控制IC為主流，這種PFC 電路在功率因數(shù)上能達(dá)到所需的要求，對(duì)任何開關(guān)器件都適用，應(yīng)用廣泛。但這類PFC 電路中由于電流調(diào)制信號(hào)iref一般由式(1)決定［1－2］由(1)式中可看出，調(diào)制信號(hào)需要使用乘法器，這樣使得控制電路比較復(fù)雜、控制精度較低，且現(xiàn)階段的研究表明模擬乘法器采樣的網(wǎng)側(cè)電壓信號(hào)的波動(dòng)，會(huì)對(duì)功率因數(shù)校正效果產(chǎn)生影響，導(dǎo)致功率因數(shù)偏低。為此本文提出了一種新型的PFC 控制技術(shù)，單周期控制技術(shù)。單周期控制技術(shù)是20 世紀(jì)9
電子科技 2015年8期2015-03-06
- 基于FPGA實(shí)現(xiàn)的FFT速度與規(guī)模分析
所用時(shí)間和所用乘法器個(gè)數(shù)的計(jì)算公式。通過這個(gè)公式，可以確定滿足時(shí)間要求的FFT 的結(jié)構(gòu)和確定芯片規(guī)模與型號(hào)的選取。并通過Altera 公司的軟件進(jìn)行驗(yàn)證。1 蝶形算法結(jié)構(gòu)分析FFT 算法基本上分為兩大類：一類是按時(shí)間抽取(DIT)的FFT 算法，另一類是按頻率抽取(DIF)的FFT 算法。首先，分析按時(shí)間抽取(DIT)的FFT 算法的結(jié)構(gòu)。按時(shí)間抽樣的基-2 的蝶形單元算法公式為[2]：其中A、B 和Wp都為復(fù)數(shù)，完成一次運(yùn)算需要1 次復(fù)數(shù)乘法。按時(shí)間抽樣
科技視界 2014年21期2014-12-25
- 基于FPGA的FIR濾波器優(yōu)化設(shè)計(jì)
會(huì)提出一種不含乘法器模塊的 FIR 濾波器的原因［1，5－6］。1 FIR濾波器具有固定系數(shù)的FIR濾波器是線性時(shí)不變數(shù)字濾波器，突出特點(diǎn)是其單位取樣響應(yīng)h(n)是一個(gè)N點(diǎn)長(zhǎng)的有限序列，0≤n≤N－1，濾波器的輸出y(n)可以表示為輸入x(n)和單位響應(yīng)f(n)的線性卷積對(duì)于線性時(shí)不變系統(tǒng)，Z變換可以更方便地表示為式中:F(z)為系統(tǒng)的傳遞函數(shù)，其表達(dá)式為L(zhǎng)階線性時(shí)不變FIR濾波器可以用圖1表示，實(shí)現(xiàn)1個(gè)數(shù)字濾波器需要的運(yùn)算單元有加法器、乘法器和延遲單元等
電視技術(shù) 2014年5期2014-11-20
- 基于BoothCSD混合編碼的模2n+1乘法器的設(shè)計(jì)
碼的模2n+1乘法器的設(shè)計(jì)王 敏，徐祖強(qiáng)，邱陳輝(江蘇科技大學(xué)電子信息系，江蘇鎮(zhèn)江212003)在余數(shù)系統(tǒng)的設(shè)計(jì)中，模加法器和模乘法器的設(shè)計(jì)處于核心地位，尤其是模乘法器的性能，是衡量余數(shù)系統(tǒng)系能的主要標(biāo)志之一。文中先推導(dǎo)出Booth編碼下的模2n+1乘法器設(shè)計(jì)的算法，然后針對(duì)Booth編碼模乘法器設(shè)計(jì)中譯碼電路復(fù)雜的問題，提出了一種基于Booth/CSD混合編碼的模乘法器設(shè)計(jì)方法，基于Booth/CSD編碼的模乘法器部分積的位寬相對(duì)傳統(tǒng)的Booth編碼乘法
電子器件 2014年2期2014-09-26
- 基于擴(kuò)展多項(xiàng)式集的一種串行乘法器設(shè)計(jì)*
式集的一種串行乘法器設(shè)計(jì)*蘇丹丹(羅定職業(yè)技術(shù)學(xué)院教育系，廣東 羅定 527200)基于多項(xiàng)式基定義了擴(kuò)展多項(xiàng)式集，利用其形式表示有限域F2n中的元素.通過分析多項(xiàng)式集下的乘法運(yùn)算公式，設(shè)計(jì)出一種有效的串行乘法器，僅需n個(gè)異或門和n+1個(gè)門數(shù).有限域；多項(xiàng)式集；乘法器；復(fù)雜性有限域在編碼理論、計(jì)算機(jī)通信和密碼學(xué)中有廣泛的應(yīng)用,特別是基于有限域F2n上的橢圓曲線密碼體制以其短密鑰、高強(qiáng)度等優(yōu)點(diǎn)引起人們的高度重視.在橢圓曲線密碼體制中,如AES標(biāo)準(zhǔn)橢圓曲線加密
- 基于FPGA的異步流水乘法器設(shè)計(jì)的教學(xué)方案
很重要的意義。乘法器作為微處理器中不可或缺的組成部分，具有廣泛的應(yīng)用領(lǐng)域和巨大的使用價(jià)值，因此利用異步電路設(shè)計(jì)方法，設(shè)計(jì)并實(shí)現(xiàn)一款異步流水乘法器具有很大的實(shí)際意義。相應(yīng)的設(shè)計(jì)教學(xué)方案可以幫助學(xué)生深入理解異步電路設(shè)計(jì)方法，掌握異步電路設(shè)計(jì)流程，并利用已有的開發(fā)工具實(shí)現(xiàn)并驗(yàn)證該異步電路系統(tǒng)。1 教學(xué)方案的設(shè)計(jì)1.1 異步乘法器實(shí)驗(yàn)系統(tǒng)設(shè)計(jì)異步流水乘法器實(shí)驗(yàn)系統(tǒng)的FPGA設(shè)計(jì)教學(xué)方案如圖1所示。其中，撥碼開關(guān)實(shí)現(xiàn)被乘數(shù)和乘數(shù)的輸入，被乘數(shù)和乘數(shù)通過異步乘法器運(yùn)算
電氣電子教學(xué)學(xué)報(bào) 2014年2期2014-04-26
- 采用Karatsuba 算法在FPGA 上實(shí)現(xiàn)雙精度浮點(diǎn)乘法
構(gòu)建高效的浮點(diǎn)乘法器一直是人們關(guān)注的焦點(diǎn)。隨著FPGA技術(shù)的發(fā)展，由于FPGA器件本身的優(yōu)勢(shì)——速度、邏輯資源、豐富的IP核等，使得采用FAPG實(shí)現(xiàn)通用高性能的運(yùn)算器成為可能。按照IEEE754中定義的雙精度浮點(diǎn)數(shù)的尾數(shù)有53 bit，采用FGAP實(shí)現(xiàn)53 bit×53 bit的硬件乘法器需要占用大量的硬件資源［1-2］。本文詳細(xì)說明了采用Karatsuba算法在FPGA上實(shí)現(xiàn)了雙精度浮點(diǎn)乘法器的過程。1 雙精度浮點(diǎn)數(shù)格式IEEE754是使用最廣泛的浮點(diǎn)數(shù)
- GF(2m)域上II型最優(yōu)正規(guī)基的字級(jí)乘法器
的II型正規(guī)基乘法器。其特點(diǎn)是關(guān)鍵路徑與分割字?jǐn)?shù)及字段大小無(wú)關(guān)，并可達(dá)到很高的時(shí)鐘頻率。1 II型最優(yōu)正規(guī)基及重序正規(guī)基在 m∈[2，1 000]內(nèi)，有 155個(gè) m值是存在 II型最優(yōu)正規(guī)基的。II型最優(yōu)正規(guī)基下的乘法矩陣M中1的個(gè)數(shù)最少，為2m-1個(gè)，除第一列外，其他每一列只有兩個(gè)1，這樣就大大降低了乘法運(yùn)算的空間復(fù)雜度和時(shí)間復(fù)雜度。因此設(shè)計(jì)針對(duì)II型最優(yōu)正規(guī)基的乘法器具有非常重要的意義。假設(shè)β是GF(2)上次數(shù)為m的不可約多項(xiàng)式f(x)(正規(guī)多項(xiàng)式)
電子技術(shù)應(yīng)用 2013年10期2013-12-07
- 基于CPLD的簡(jiǎn)易串行數(shù)字乘法器
，通常采用具有乘法器單元的FPGA 完成高速、復(fù)雜的信號(hào)處理算法［1］，以較高的成本解決數(shù)字信號(hào)處理中大量乘法運(yùn)算。但在對(duì)乘法運(yùn)算和時(shí)序邏輯有需求但不高的場(chǎng)合，若采用FPGA 設(shè)計(jì)乘法器，浪費(fèi)資源，增加產(chǎn)品成本，且難于技術(shù)加密。針對(duì)這種情況，本文采用無(wú)乘法器資源的CPLD 完成16位無(wú)符號(hào)數(shù)字乘法器的設(shè)計(jì)，它以串行、移位方式進(jìn)行數(shù)據(jù)相乘運(yùn)算，特別適合串行通訊。該乘法器運(yùn)算步驟少，算法簡(jiǎn)單，占資源少，可封裝為經(jīng)典模塊，供重復(fù)使用。1 算法推理無(wú)符號(hào)數(shù)字串行乘
制導(dǎo)與引信 2013年4期2013-04-20
- 經(jīng)濟(jì)型車床數(shù)控系統(tǒng)精插器的設(shè)計(jì)
到的二進(jìn)制脈沖乘法器。2.插補(bǔ)原理眾所周知，插補(bǔ)就是數(shù)控系統(tǒng)依據(jù)編程時(shí)的有限數(shù)據(jù)，按照一定方法產(chǎn)生基本線型（直線和圓弧等），并以此為基礎(chǔ)完成所需要輪廓軌跡的加工擬合工作。插補(bǔ)是數(shù)控系統(tǒng)的主要功能，它的性能直接影響數(shù)控機(jī)床加工的質(zhì)量和效率。目前應(yīng)用的插補(bǔ)方法分為脈沖增量插補(bǔ)和數(shù)字增量插補(bǔ)兩大類?，F(xiàn)代經(jīng)濟(jì)型、普及型數(shù)控系統(tǒng)多采用軟件粗插補(bǔ)和硬件精插補(bǔ)相結(jié)合的設(shè)計(jì)方法，而且較多采用16位或32位的CPU加上大規(guī)?？删幊踢壿嬈骷﨏PLD或FPGA為主的硬件架構(gòu)，其
電子世界 2013年9期2013-03-23
- “電視原理”課程教學(xué)體會(huì)
詞]電視原理；乘法器；理論教學(xué)；實(shí)踐教學(xué)“電視原理”課程是電子類學(xué)生的一門重要專業(yè)課程，其特點(diǎn)是理論涵蓋的內(nèi)容廣泛、實(shí)踐性強(qiáng)，“電視原理”涉及高等數(shù)學(xué)、模擬電路、數(shù)字電路、單片機(jī)技術(shù)等專業(yè)基礎(chǔ)知識(shí)，專業(yè)基礎(chǔ)是否扎實(shí)，對(duì)“電視原理”這門課程的學(xué)習(xí)效果影響很大。筆者通過多年的教學(xué)實(shí)踐，從幾方面談?wù)勌岣唠娨曉碚n程教學(xué)質(zhì)量的體會(huì)。1 總結(jié)共性，消除學(xué)生對(duì)“電視原理”理論的恐懼感，提高理論教學(xué)質(zhì)量“電視原理”這門課程理論性和實(shí)踐性強(qiáng)，也往往因?yàn)槠淅碚撎珡?qiáng)、電路太復(fù)
梧州學(xué)院學(xué)報(bào) 2013年6期2013-03-14
- 乘法器模塊在FPGA中的實(shí)現(xiàn)
130022)乘法器模塊在FPGA中的實(shí)現(xiàn)李彥孚，宋 路(長(zhǎng)春理工大學(xué) 電子信息工程學(xué)院，長(zhǎng)春 130022)作為數(shù)字信號(hào)處理領(lǐng)域的基本運(yùn)算單元，乘法器在其中起到了至關(guān)重要的作用。本文設(shè)計(jì)了三種基于FPGA的數(shù)字乘法器模塊，包括傳統(tǒng)乘法器，LUT乘法器和Booth算法的乘法器，利用Modelsim仿真軟件分別對(duì)三種算法進(jìn)行了仿真，并用QuartusII軟件對(duì)所編寫的Verilog程序進(jìn)行編譯綜合，這里用到的FPGA芯片是Altera公司生產(chǎn)的cyclone
長(zhǎng)春大學(xué)學(xué)報(bào) 2012年8期2012-11-08
- 基于FPGA的全流水雙精度浮點(diǎn)矩陣乘法器設(shè)計(jì)
8位定點(diǎn)的矩陣乘法器，但是該設(shè)計(jì)所需要的帶寬與矩陣規(guī)模成比例增加，限制了該設(shè)計(jì)的可擴(kuò)展性［1］;Jang等設(shè)計(jì)的矩陣乘法器只需要固定的帶寬，但是所需要的存儲(chǔ)單元大小與矩陣規(guī)模成正比［2］.在浮點(diǎn)矩陣乘法方面，Campell等設(shè)計(jì)了一個(gè)并行結(jié)構(gòu)矩陣乘法器，該設(shè)計(jì)中的各個(gè)計(jì)算單元之間不需要通訊，具有可擴(kuò)展性，但其所需的存儲(chǔ)空間隨矩陣維數(shù)的增加而增大，并且計(jì)算效率不高［3］;田翔等設(shè)計(jì)了一個(gè)實(shí)時(shí)雙精度矩陣乘法器，并在FPGA上完成了方案的實(shí)現(xiàn)，但是其計(jì)算單元的工
智能系統(tǒng)學(xué)報(bào) 2012年4期2012-09-24
- 數(shù)字直放站中DLMS算法的FPGA實(shí)現(xiàn)
。同時(shí)為了節(jié)省乘法器資源，筆者還提出了2倍復(fù)用的結(jié)構(gòu)，由測(cè)試結(jié)果可知，16階2倍復(fù)用的DLMS算法實(shí)現(xiàn)了回波抵消功能，同時(shí)還放大了所接收到的信號(hào)，從而實(shí)現(xiàn)了數(shù)字直放站的功能。1 回波抵消系統(tǒng)模型具有自適應(yīng)回波抵消功能的直放站模型如圖1所示。真實(shí)回波信道(包含功放)采用FIR濾波器建模，可表示為圖1 具有自適應(yīng)回波抵消功能的直放站模型式中:N為通道階數(shù);［g］T表示轉(zhuǎn)置。n時(shí)刻接收端的接收到的總信號(hào)為式中:x(n)=［x(n)，x(n－1)，…，x(n－N+
電視技術(shù) 2012年9期2012-06-25
- 基于FPGA設(shè)計(jì)的FIR濾波器的實(shí)現(xiàn)與對(duì)比
直接乘加結(jié)構(gòu)、乘法器復(fù)用結(jié)構(gòu)、乘累加結(jié)構(gòu)、DA（分布式算法）。在文中是以一32階FIR濾波器進(jìn)行比較的。1 FIR濾波器實(shí)現(xiàn)過程1.1 FIR參數(shù)這里設(shè)計(jì)的是低通濾波器，其中Fpass=23 MHz，F(xiàn)stop=40 MHz， Fs=160 MHz，Apass=0.1 dB，Astop=80 dB。 通過調(diào)用MATLAB中濾波器設(shè)計(jì)的工具箱[4]（FDATool），生成FIR系數(shù)。1.2 直接乘加結(jié)構(gòu)從FIR公式出發(fā)[5]，可以得道fir濾波器的輸出是輸入
電子設(shè)計(jì)工程 2012年20期2012-06-08
- 基于FPGA的高速DUC設(shè)計(jì)與高效實(shí)現(xiàn)?
插濾波器消耗的乘法器數(shù)量減少一半；并采用一種并行結(jié)構(gòu)的數(shù)控振蕩器（NCO），可產(chǎn)生高數(shù)據(jù)率的上變頻本振信號(hào)。利用該方法為某雷達(dá)中頻回波模擬器設(shè)計(jì)了DUC模塊，其輸出數(shù)字中頻信號(hào)的數(shù)據(jù)率可達(dá)1.2 Gsample／s，只消耗了少量資源，滿足項(xiàng)目需求。雷達(dá)回波模擬器；高速DUC；高效多相內(nèi)插濾波器；并行NCO；數(shù)字中頻信號(hào)數(shù)字上變頻（DUC）是軟件無(wú)線電的關(guān)鍵技術(shù)之一，其基本功能是將基帶信號(hào)上變頻到載波頻率上，用于提高數(shù)據(jù)率、實(shí)現(xiàn)頻譜搬移，已廣泛應(yīng)用于通信數(shù)字
電訊技術(shù) 2012年7期2012-03-31
- 一種基于動(dòng)態(tài)閾值NMOS的1.2 V CMOS模擬乘法器
路的難點(diǎn)。模擬乘法器作為模擬電路中最基本的電路之一，在自適應(yīng)濾波器、頻率倍增器、各種調(diào)制解調(diào)器等電子系統(tǒng)中具有廣泛的應(yīng)用[1-5]。傳統(tǒng)的模擬乘法器一般采用Gilbert結(jié)構(gòu)實(shí)現(xiàn)[4-5]，由于電源到地的通路上至少有3～4個(gè)晶體管，沒有辦法實(shí)現(xiàn)低壓低功耗，必須采用新的電路結(jié)構(gòu)實(shí)現(xiàn)。采用動(dòng)態(tài)閾值NMOS晶體管作為兩路輸入信號(hào)的輸入晶體管，節(jié)省了輸入晶體管和偏置晶體管的數(shù)目，實(shí)現(xiàn)了低壓低功耗的目的。文中首先對(duì)動(dòng)態(tài)閾值NMOS晶體管的特性進(jìn)行了系統(tǒng)分析，包括跨導(dǎo)
電子科技 2011年9期2011-05-08
- 一種規(guī)整高效的縮1碼模2n+1乘法器的VLSI設(shè)計(jì)
，而模2n+1乘法器是這二者中最關(guān)鍵的部件[5-12]。通常在數(shù)字信號(hào)處理算法中，乘加操作是最為密集的計(jì)算，迄今為止，基于縮 1碼（Dminished-1 Number Representation）[6]的模2n+1運(yùn)算單元的性能要遠(yuǎn)高于普通二進(jìn)制數(shù)的模2n+1運(yùn)算單元[13]，盡管存在縮1碼與普通二進(jìn)制數(shù)之間的轉(zhuǎn)換，但是由于數(shù)字信號(hào)處理算法所涉及的往往都是反復(fù)的乘加運(yùn)算過程，因此，對(duì)于一個(gè)乘加密集型的運(yùn)算過程而言，只要這種數(shù)制的轉(zhuǎn)換是發(fā)生在開始和終止端
通信技術(shù) 2010年12期2010-09-13
- 一種開關(guān)型乘法器電路的研究
1）一種開關(guān)型乘法器電路的研究莫 冰1，鄭 琦2，劉曉為1（1.哈爾濱工業(yè)大學(xué) MEMS中心；2.哈爾濱工業(yè)大學(xué) 生命科學(xué)系，黑龍江 哈爾濱 150001）乘法器是電路系統(tǒng)中廣泛采用的一種電路模塊之一，在微處理芯片、高頻電路、微機(jī)械傳感器系統(tǒng)等領(lǐng)域都有廣泛的應(yīng)用.本文介紹了一種開關(guān)型乘法器，根據(jù)乘法器電路從數(shù)學(xué)公式上推導(dǎo)了其工作原理，并給出了相應(yīng)的仿真結(jié)果.仿真結(jié)果與數(shù)學(xué)推導(dǎo)相符，證明了這種乘法器原理的正確性.乘法器；開關(guān)；電路仿真1 引言乘法器是對(duì)兩個(gè)模
赤峰學(xué)院學(xué)報(bào)·自然科學(xué)版 2010年7期2010-09-01
- ２０×１８位符號(hào)定點(diǎn)乘法器的ＦＰＧＡ實(shí)現(xiàn)
等各類芯片中，乘法器是必不可少的算術(shù)邏輯單元，且往往處于關(guān)鍵延時(shí)路徑中，乘法運(yùn)算需要在一個(gè)時(shí)鐘周期內(nèi)完成，它完成一次乘法操作的周期基本上決定了微處理器的主頻，因此高性能的乘法器是現(xiàn)代微處理器及高速數(shù)字信號(hào)處理中的重要部件。目前國(guó)內(nèi)乘法器設(shè)計(jì)思想有4種，分別為：并行乘法器、移位相加乘法器、查找表乘法器、加法樹乘法器。其中，并行乘法器易于實(shí)現(xiàn)，運(yùn)算速度快，但耗用資源多，尤其是當(dāng)乘法運(yùn)算位數(shù)較寬時(shí)，耗用資源會(huì)很龐大；移位相加乘法器設(shè)計(jì)思路是通過逐項(xiàng)移位相加實(shí)現(xiàn)，
現(xiàn)代電子技術(shù) 2009年8期2009-06-25