梁斌

[摘要]自從20世紀(jì)中葉以來，電子產(chǎn)業(yè)，尤其是半導(dǎo)體產(chǎn)業(yè)得到了飛快的發(fā)展?；谀柖傻拿枋?，集成電路的集成度在不斷上升，同時(shí)特征尺寸也在不斷下降。特別是進(jìn)入納米及超高速發(fā)展的時(shí)代以來，電路的設(shè)計(jì)方法也由最初的全定制設(shè)計(jì)到后來的基于單元庫的半定制設(shè)計(jì)，現(xiàn)在已經(jīng)演變?yōu)榛贗P核的SOC（System On Chip）系統(tǒng)設(shè)計(jì)。[1]整個(gè)IC行業(yè)也進(jìn)行了進(jìn)一步的分工，主要分為設(shè)計(jì)、制造和測試三大部分，按照國際半導(dǎo)體技術(shù)路線圖（ITRS，International Technology Roadmap for Semiconductors）的預(yù)測，預(yù)計(jì)2014年晶體管的測試成本將超過晶體管的制造成本，測試將由原來的輔助角色變成了決定產(chǎn)品成敗和利潤的關(guān)鍵因素。

[關(guān)鍵詞]芯片測試 可測型設(shè)計(jì) 內(nèi)建自測試 掃描設(shè)計(jì)

[中圖分類號]TN492 [文獻(xiàn)標(biāo)識碼]A [文章編號]1009-5349（2016）20-0147-02

一、可測性設(shè)計(jì)與測試功耗

為了保證芯片的正確性，最重要的兩個(gè)環(huán)節(jié)就是在設(shè)計(jì)時(shí)的驗(yàn)證，以及制造后的測試，然后隨著芯片規(guī)模的不斷擴(kuò)大，導(dǎo)致測試的成本、難度和功耗都隨之增大。為了解決這些難題，學(xué)術(shù)界和業(yè)界都做出了相應(yīng)的研究和貢獻(xiàn)。在這些成果之中，最為廣泛的就是：在設(shè)計(jì)時(shí)就考慮到測試問題，即進(jìn)行可測性設(shè)計(jì)（Design for Test）。可測性技術(shù)將測試的問題提升到設(shè)計(jì)階段，因?yàn)樵皆绲慕鉀Q問題，消耗的成本越少，所以，在設(shè)計(jì)時(shí)不僅要考慮設(shè)計(jì)規(guī)則，同時(shí)也要滿足DFT規(guī)則。通常的可測型設(shè)計(jì)方法包括掃描設(shè)計(jì)（Scan Design）、內(nèi)建自測試（BIST）和邊界掃描設(shè)計(jì)（Boundary Scan Design），針對邏輯電路和存儲器各自的特征和不同的故障類型，都有適合其本身的DFT方法，其中，掃描設(shè)計(jì)主要用于數(shù)字邏輯電路，邊界掃描設(shè)計(jì)主要用于板級電路，內(nèi)建自測試主要用于存儲器的測試，同時(shí)隨著邏輯電路規(guī)模的不斷上升，邏輯內(nèi)建自測試也成為了一個(gè)研究的熱點(diǎn)，除此之外，IDDQ的測試也是一種常用的方法，但隨著特征尺寸的不斷下降，它逐漸失去了原有的檢測功能。在解決SOC的測試時(shí)，The Test Technology Technical Council （TTTC） of IEEE Computer Society 成立了一個(gè)嵌入式核測試的委員會，制定了IEEE P1500標(biāo)準(zhǔn)，同時(shí)基于NOC（Network On Chip）的測試也在不斷發(fā)展中。[2]

二、常見的可測性技術(shù)

在現(xiàn)代集成電路的測試中，不僅要保證檢測到芯片中所有的故障，并且同時(shí)要降低測試成本，其中包括測試時(shí)間、功耗和測試壓縮。然而進(jìn)入納米時(shí)代后，集成規(guī)模不斷擴(kuò)大，使得只利用傳統(tǒng)的測試方法根本無法對被測芯片做到完整的測試。其根本原因在于芯片內(nèi)部各個(gè)節(jié)點(diǎn)的可測性，即可控制性和可觀測性。無數(shù)的學(xué)者和工程師都為了改善可控制性和可觀測性做了非常深入的研究。最初的方法是一種叫做Ad Hoc的方法，這種方法直截了當(dāng)?shù)脑陔娐分胁迦肟刂泣c(diǎn)和觀測點(diǎn)來改善它的可測性，一般的做法是加入多路選擇器和一些簡單的組合邏輯門，這樣雖然在當(dāng)時(shí)取得了非常不錯的效果，但是隨著電路功能的進(jìn)一步復(fù)雜，規(guī)模的進(jìn)一步擴(kuò)大，這種方法也顯現(xiàn)出了它的局限性。[3]為此，業(yè)界不得不探究新的方法來解決這一問題，最終產(chǎn)生了三種被廣為接受的可測試設(shè)計(jì)方法，即掃描設(shè)計(jì)（Scan Design）、內(nèi)建自測試（BIST）和邊界掃描設(shè)計(jì)（Boundary Scan Design）。這三種方法至今仍是工業(yè)界主流的可測試設(shè)計(jì)方法，并且為多數(shù)EDA工具供應(yīng)商所接受，將他們整合到相應(yīng)的EDA工具中，完成自動化設(shè)計(jì)流程。

掃描設(shè)計(jì)的優(yōu)化：由于全掃描設(shè)計(jì)存在面積開銷較大和測試路徑較長等問題，因此在一般的設(shè)計(jì)中都要插入不止一條的掃描鏈，將這些掃描觸發(fā)器連接在不同的掃描鏈上，但掃描條數(shù)也不應(yīng)過多，因?yàn)槊吭黾右粭l掃描鏈將要增加一個(gè)掃描輸入端口和一個(gè)掃描輸出端口，通常所遵循的原則是：盡量使每條掃描鏈的長度相等，充分考慮端口的數(shù)目和復(fù)用，同時(shí)也要參考自動測試儀（ATE）的通道數(shù)目和數(shù)據(jù)存儲量，對掃描鏈條數(shù)進(jìn)行合理的分配。

測試圖形生成：經(jīng)過了掃描設(shè)計(jì)的電路，掃描觸發(fā)器代替了原來的普通觸發(fā)器形成了掃描鏈，使得原本要利用時(shí)序電路測試生成方法的電路，現(xiàn)在只需要利用組合電路的測試生成方法就可以達(dá)到很高的故障覆蓋率，降低了測試生成的難度，同時(shí)也減少了測試數(shù)據(jù)。在現(xiàn)在EDA設(shè)計(jì)平臺下，所有的EDA公司都提供了掃描鏈插入和測試圖形生成的整套EDA工具，并且兩者之間可以很好結(jié)合。例如Synopsys公司的DFT Compiler和TetraMax就是專門的用于掃描設(shè)計(jì)的工具，DFT Compiler可以對電路進(jìn)行觸發(fā)器的替換，之后再將替換后的觸發(fā)器按設(shè)計(jì)者的實(shí)際需要連接成掃描鏈，之后將生成的文檔交給TetraMax，讓它根據(jù)所選的故障類型生成滿足一定覆蓋率要求的測試圖形，同時(shí)可以對測試圖形進(jìn)行壓縮，測試圖形包括STIL、Verilog等多種形式可供選擇。這些都可以很好地被ATE所支持，最終完成芯片的測試。[5]

內(nèi)建自測試：當(dāng)芯片的功能進(jìn)一步加強(qiáng)，使得芯片的復(fù)雜度和規(guī)模不斷上升，掃描設(shè)計(jì)也出現(xiàn)了一些較為棘手的問題。例如測試圖形的加載、管腳數(shù)目較少和測試費(fèi)用較高。針對這一系列的問題，內(nèi)建自測試（BIST）的方法應(yīng)運(yùn)而生。內(nèi)建自測試的基本思想就是將測試圖形發(fā)生器和測試響應(yīng)比較器都內(nèi)嵌到電路里面。它一般包括測試激勵生成電路、測試響應(yīng)壓縮電路、測試響應(yīng)比較電路、理想響應(yīng)存儲電路和測試控制電路。

窮舉測試：窮舉測試是要對電路中的每一個(gè)狀態(tài)都進(jìn)行測試，在Intel 80386中就利用了這種方法進(jìn)行測試激勵的生成，但是一般情況下這種方法是不可行的，也是不必要的。因?yàn)榇笠?guī)模電路的內(nèi)部狀態(tài)將隨著它的內(nèi)部節(jié)點(diǎn)和邏輯門數(shù)隨指數(shù)增長，同時(shí)，在一個(gè)芯片內(nèi)部，很多狀態(tài)在實(shí)際的功能中并未被使用，因此并沒有必要對它們進(jìn)行測試。

偽窮舉測試：偽窮舉測試克服了窮舉測試中測試圖形較多的缺點(diǎn)。一般的做法是將電路進(jìn)行模塊劃分或進(jìn)行敏化路徑分割。模塊劃分是對電路中的模塊按照功能進(jìn)行合理劃分，這樣就可以對每一部分進(jìn)行直接的控制和觀測，但是這樣會增加額外的電路面積。而敏化路徑分割是根據(jù)PI和PO建立起敏化路徑，對每一部分進(jìn)行單獨(dú)的測試，并且利用邏輯模擬其他部分的功能，這樣就可以使故障在路徑上進(jìn)行正常的傳播。

偽隨機(jī)測試：這種測試圖形生成方法是現(xiàn)下比較成功的一種，因?yàn)樵诂F(xiàn)實(shí)的測試中，想要生成真正的隨機(jī)測試碼是不可能的。偽隨機(jī)生成的測試圖形是確定的，并且具有重復(fù)性。最常使用的偽隨機(jī)測試圖形都是根據(jù)線性反饋移位寄存器（LFSR）生成的，LFSR作為一個(gè)數(shù)據(jù)發(fā)生器，它在每一位上出現(xiàn)0和1的概率都是相等的，一般是利用DFF和異或門進(jìn)行組合。根據(jù)LFSR的本原多項(xiàng)式隨著時(shí)鐘的變化生成一系列的測試圖形，在該方法的啟示下，又提出了加權(quán)偽隨機(jī)測試圖形生成方法。同時(shí)隨著電路測試數(shù)據(jù)的進(jìn)一步壓縮，之前的研究中提出了一種新型的二維偽隨機(jī)測試圖形生成方法，該方法是利用了LFSR和Johnson序列進(jìn)行運(yùn)算，Johnson計(jì)數(shù)器隨著時(shí)鐘周期每次變化一位，當(dāng)Johnson計(jì)數(shù)器完成了所有的跳變，LFSR根據(jù)本原多項(xiàng)式生成新的種子，從新運(yùn)算得到新的測試圖形，該方法由于利用了二維結(jié)構(gòu)使得測試數(shù)據(jù)取得了很高的壓縮率，并且每次只有一位進(jìn)行變化，從而達(dá)到了降低功耗的目的，同時(shí)由于具有很好的偽隨機(jī)性，使得故障覆蓋率達(dá)到了很好的效果。

測試響應(yīng)：當(dāng)?shù)玫綔y試響應(yīng)后，因?yàn)闇y試響應(yīng)的數(shù)據(jù)量過大，不可能直接與理想響應(yīng)進(jìn)行比較，因此一般都是要先對測試響應(yīng)進(jìn)行壓縮，然后再進(jìn)行對比。然而在響應(yīng)壓縮過程中，有可能會對原有信息造成丟失，這種壓縮稱為有損壓縮，不丟失信息的則是無損壓縮，大多數(shù)情況下的響應(yīng)壓縮都是有損的，由于經(jīng)壓縮后的響應(yīng)為特征符號，當(dāng)該特征符號與理想的特征符號一樣時(shí)，由于有信息丟失也不能確保該芯片一定沒故障，這種情況稱為混淆，混淆度的大小決定于壓縮算法。常用的壓縮算法有：“1”計(jì)數(shù)和跳變次數(shù)壓縮。

“1”計(jì)數(shù)：這種壓縮方法是對測試響應(yīng)中的“1”進(jìn)行計(jì)數(shù)，最終得到的特征符號就是該測試響應(yīng)中“1”的個(gè)數(shù)。用該特征符號與理想的特征符號進(jìn)行比較，如果有故障的電路的測試響應(yīng)的“1”個(gè)數(shù)也與理想響應(yīng)的一樣，這樣就會出現(xiàn)混淆，混效率隨著測試響應(yīng)的長度變長而減小。

內(nèi)建自測試的分類：內(nèi)建自測試在最初提出的時(shí)候，主要是用于存儲器，因?yàn)榇鎯ζ鞯墓收夏Ｐ秃瓦壿嬰娐凡煌?，而且它的?nèi)部結(jié)構(gòu)十分的規(guī)律，同時(shí)又只有很少的面積開銷，因此使用內(nèi)建自測試得到了很好的效果。后來隨著邏輯電路規(guī)模的進(jìn)一步擴(kuò)大，對ATE的要求越來越高，使得測試成本急劇上升，從而邏輯電路內(nèi)建自測試的方法也得到了廣大學(xué)者和業(yè)界的關(guān)注。

存儲器內(nèi)建自測試：當(dāng)在存儲器內(nèi)建自測試中，最主要的問題是測試的調(diào)度和隔離問題。在現(xiàn)代集成電路中，每一塊芯片中都不止一塊的存儲器，它們協(xié)同合作與邏輯電路交換數(shù)據(jù)。對于他們進(jìn)行測試時(shí)，一般是共用一個(gè)測試圖形發(fā)生器，根據(jù)測試功耗及端口的數(shù)目對它們進(jìn)行合理的測試調(diào)度，使得在不超過額定測試功耗的前提下，最大程度的減少測試時(shí)間和成本。在與邏輯電路的交互中，存儲器周邊的邏輯單元起著至關(guān)重要的作用，當(dāng)對存儲器測試時(shí)，要將存儲器和周圍的邏輯單元隔離開，使得測試數(shù)據(jù)可以直接加載到存儲器上，同時(shí)也可以直接對測試響應(yīng)進(jìn)行觀測，而不受周圍邏輯的限制。

邏輯內(nèi)建自測試：邏輯內(nèi)建自測試的原理與存儲器的類似，而它的關(guān)鍵問題在于測試激勵的生成。因?yàn)閮?nèi)建自測試不同于ATPG工具，ATPG工具可以根據(jù)軟件的方法生成能檢測到故障的測試圖形，但內(nèi)建自測試卻不同，它是要根據(jù)硬件電路生成固定的測試圖形，在這其中，或許有很多的測試圖形是不能檢測到故障的。因此如果要達(dá)到與ATPG工具同樣的故障覆蓋率就較為困難。當(dāng)前較常使用的激勵生成方法還是主要利用LFSR的偽隨機(jī)性，再結(jié)合一些加權(quán)因子，這些方法不僅在測試覆蓋率上有不錯的效果，而且在功耗及時(shí)間方面都表現(xiàn)出很好的潛力。

邊界掃描設(shè)計(jì)作為又一種DFT方法，它遵循JTAG標(biāo)準(zhǔn)，早期主要利用于一些FPGA電路中，后來經(jīng)過進(jìn)一步的修訂和標(biāo)準(zhǔn)化，現(xiàn)在將它擴(kuò)展到主要解決板級測試和診斷的問題?；窘Y(jié)構(gòu)：邊界掃描的整體結(jié)構(gòu)包括一個(gè)測試存取通道（TAP）、一組邊界掃描寄存器和一個(gè)TAP控制器。

邊界掃描寄存器環(huán)繞在器件周圍，功能和掃描設(shè)計(jì)的寄存器類似，內(nèi)部的邏輯可以通過這些存儲器進(jìn)行數(shù)據(jù)和指令的讀寫，主要包括指令寄存器和數(shù)據(jù)寄存器。而數(shù)據(jù)寄存器又包括旁路寄存器、邊界掃描寄存器和器件標(biāo)志寄存器。

TAP控制是個(gè)狀態(tài)機(jī)，主要含有了多種邏輯狀態(tài)，包括：測試邏輯復(fù)位、選擇指令寄存器掃描、選擇數(shù)據(jù)寄存器掃描、捕獲數(shù)據(jù)寄存器和數(shù)據(jù)寄存器移位等，由這些狀態(tài)的轉(zhuǎn)換可以完成整個(gè)測試過程。

邊界掃描指令：在邊界掃描設(shè)計(jì)下，TAP控制器有多重測試指令，按照這些指令可以完成相應(yīng)的測試功能，主要包括以下指令：外測試指令（EXTEST）：該指令是為了測試芯片外部的互聯(lián)結(jié)構(gòu)。內(nèi)測試指令（INTEST）：該指令是為了測試芯片內(nèi)部的邏輯。運(yùn)行內(nèi)建自測試指令（RUNBIST）：該指令是為了向器件內(nèi)部發(fā)送一個(gè)內(nèi)建自測試的命令。取器件標(biāo)志指令（IDCODE）：該指令主要是從器件內(nèi)部讀取器件的標(biāo)號及廠商信息。組件指令（CLAMP）：該信號是為了強(qiáng)制器件的輸出信號與邊界掃描寄存器驅(qū)動。旁路指令（BYPASS）：該指令的功能是用旁路寄存器旁路掉邊界掃描鏈。

本文重要介紹了集成電路測試的一些基本原理，其中最主要的是可控制性和可觀測性，它們作為整個(gè)集成電路測試的重中之重，所有的測試方法和算法都是為了提高這兩方面的性能。接下來簡述了故障和ATPG相關(guān)信息，它們是電路測試的理論基礎(chǔ)，只有建立了完整的故障模型，才有可能對電路進(jìn)行接下來的測試。最后概述了常用的幾種可測性設(shè)計(jì)方法，它們都是現(xiàn)下主流的方法，芯片在應(yīng)用了這些可測性設(shè)計(jì)方法以后，大大提高了測試效率，使得測試成本急劇下降，但由于芯片規(guī)模的進(jìn)一步擴(kuò)大，測試的時(shí)間及功耗成為了研究的熱點(diǎn)問題，尤其是掃描設(shè)計(jì)的功耗更是成為學(xué)者所關(guān)心的焦點(diǎn)。

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責(zé)任編輯：張麗