莊雪亞，王興宏，閆 華

（1.中國電子科技集團公司第58研究所，江蘇無錫214072；2.無錫中微億芯有限公司，江蘇無錫214072）

一種基于FPGA的高效安全配置模式的設計

莊雪亞1，王興宏1，閆 華2

（1.中國電子科技集團公司第58研究所，江蘇無錫214072；2.無錫中微億芯有限公司，江蘇無錫214072）

隨著FPGA的應用場合不斷擴展，對安全可靠下載比特流的研究也在不斷深入和擴展?；贏ES算法，采用SRAM和EFUSE兩種存儲器存儲Encryption KEY，并配合兩種解密電路，完成了基于FPGA的高效安全配置模式電路設計。該設計實現(xiàn)了將Encrypted比特流更高效、更安全、更靈活地下載到FPGA內(nèi)的配置SRAM中。經(jīng)過數(shù)字仿真波形分析，驗證了設計方法的可行性和正確性。

AES算法；SRAM；EFUSE；FPGA；配置；加密

1 引言

隨著網(wǎng)絡技術的飛速發(fā)展，數(shù)據(jù)存儲的容量也呈幾何倍數(shù)增長，所以海量數(shù)據(jù)對信息的安全性、可靠性提出了更高的要求。2000年10月，美國國家標準技術研究所NIST宣布AES取代1977年定制的DES標準，作為新一代的數(shù)據(jù)加密標準，其匯聚了強安全性、高性能、高效性、易用靈活等優(yōu)點，根據(jù)使用的密碼長度，一般AES設計時采用128、192、256位寬[5]。由于FPGA在配置的過程中容易被非法攻擊，檢測下載數(shù)據(jù)線，非法得到bitstream，導致用戶不必要的損失，本文在基于現(xiàn)有的AES加密方法的基礎上設計了一個更便捷、更高效的解密結(jié)構(gòu)。

2 加密解密流程

無論是網(wǎng)絡傳輸中使用的安全傳輸協(xié)議還是安全手段或安全措施，它們都需要加密和解密的過程。本文中AES系統(tǒng)通過軟件工具產(chǎn)生Encryption Key，連接JTAG下載至SRAM存儲邏輯單元中，通過配置來選擇解密邏輯，輸出比特流，這一過程在本文中為通用加解密流程，不論是在加密還是解密中，當系統(tǒng)遇到不可恢復操作引起重啟時存儲在SRAM中的數(shù)據(jù)會因斷電而丟失，因此需要通過電源供電維持SRAM存儲單元來確保所下載密鑰不丟失，如圖1所示。本文改進了傳統(tǒng)的通用存儲方式[1]。同時圖中也提供了另外一種加解密流程，Encryption Key通過JTAG寫入SRAM中，同時可選擇進入安全存儲模式，將Encryption Key寫入EFUSE中，更高效地利用其斷電不丟失存儲的特點，解密時可通過配置寄存器COR (Configuration Operation Register)選擇不同的解密模式，分別從SRAM存儲和EFUSE存儲單元中選擇通用CBC解密還是專用OFB解密。

圖1 加解密設計流程

3 設計與實現(xiàn)

高效安全配置模式的設計是在普通AES加解密設計基礎上，采用EFUSE可實現(xiàn)斷電不丟失存儲，突破SRAM電池供電的缺陷；采用新型解密電路，實現(xiàn)高安全性、強兼容性的解密功能[2]。在整個系統(tǒng)上電復位之后，通過JTAG下載由軟件產(chǎn)生的加密數(shù)據(jù)Encryption Key，這時有兩種存儲單元可供選擇，如圖2所示，設計具有兩個存儲結(jié)構(gòu)的加解密邏輯。SRAM靜態(tài)存儲器需要使用電池供電才能起到存儲的功能，為了具有很好的兼容性，這里仍然保留SRAM進行存儲[3]；EFUSE區(qū)別于普通的SRAM陣列，其采用I/O電路的片上電壓，僅僅一個持續(xù)200 μs的10 mA直流脈沖就足以編程單根熔絲[4]。其最大的優(yōu)點是可以在斷電情況下不丟失保存Encryption KEY，這樣設計可以更好地滿足用戶的需求，用戶可以選擇一種適合自己的存儲模式。在用戶需要完成解密算法的設計中，通過配置又提供了CBC解密結(jié)構(gòu)和OFB解密結(jié)構(gòu)。

圖2 加解密結(jié)構(gòu)

FPGA配置寄存器共有32位，在未分配功能的最高3位中，巧妙利用第29、30兩位來控制下載數(shù)據(jù)模式選擇和解密模式選擇。默認情況下值都是0，配置寄存器的分配情況如表1所示，表2指出了每個狀態(tài)的配置說明。

表1 配置寄存器

表2 配置寄存器說明

EFUSE陣列如圖3所示，256個EFUSE存儲單元分別分配在A0～A7這8個地址中，一次32 bit數(shù)據(jù)寫入，分8次完成寫256 bit加密數(shù)據(jù)。從存儲陣列設計到解密的實現(xiàn)，都緊緊圍繞數(shù)據(jù)的寫入與讀出，通過EFUSE_OUT0～EFUSE_OUT7讀出數(shù)據(jù)，開始進入數(shù)據(jù)的解密過程。高級加密標準AES算法大致可分為電碼本模式(ECB)、密碼分組鏈接模式(CBC)、計算器模式(CTR)、密碼反饋模式(CFB)、輸出反饋模式(OFB)。通常在AES中用到的算法為密碼分組鏈接模式(CBC)，這種模式是先將明文切分成若干小段，然后每一小段與初始塊或者上一段的密文段進行異或運算后再與密鑰進行加密。這種模式的優(yōu)點是不容易主動攻擊，安全性好于ECB，適合傳輸長度長的數(shù)據(jù)。缺點是不利于并行計算，誤差傳遞，需要初始化密鑰向量。此加密已經(jīng)通過軟件應用于FPGA下載bitstream中，在本文中將此加密模式的反過程稱為CBC解密。下面同樣也從加密原理討論OFB解密。輸出反饋模式(OFB)解密可以將塊密碼變成同步的流密碼，并形成密鑰流的塊邏輯，然后將其與明文塊邏輯進行異或，得到密文。與其他流密碼一樣，解密時密文中一個位的翻轉(zhuǎn)會使明文中同樣位置的位也產(chǎn)生翻轉(zhuǎn)。這種特性使得許多錯誤校正碼可以得出正確的結(jié)果，例如奇偶校驗位。每個使用OFB的輸出塊與其前面所有的輸出塊相關，因此不能進行并行化處理。然而，由于明文和密文只在最終的異或過程中使用，因此可以事先對密鑰初始向量進行加密，最后將明文或者密文進行并行的異或處理?？梢岳幂斎肴?的CBC模式產(chǎn)生OFB模式的密鑰流。這種方法十分實用，因此可以利用快速的CBC硬件實現(xiàn)來加速OFB模式的加密過程，OFB模式的優(yōu)點是相對于CBC模式減少了初始化密鑰向量。

圖4、圖5分別為EFUSE寫過程、讀過程的時序圖，圖中對信號的建立時間和保持時間都進行了標注。其中Efuse_pd_o為下電過程，只有當此信號為低電平時才開始讀寫操作；Efuse_ps_o在寫過程中為高，表示滿足寫操作的電壓；Efuse_csb_o為片選使能；A[7]～A[0]為地址線；VQPS為2.5 V電壓；Efuse_pgenb_o為寫使能信號；Efuse_load_o為數(shù)據(jù)放大器開啟使能；Efuse_storbe_o為讀寫操作使能端。

4 仿真驗證

采用基于verilog行為級描述的RTL代碼建立整個仿真驗證環(huán)境，利用Cadence公司仿真工具NC[3]進行設計仿真驗證。圖6通過仿真介紹了加密KEY的下載過程，可以看出，密鑰是通過每32位一個地址并行加載密鑰，分8次完成，并將256位加密KEY完整地輸出。圖7仿真介紹了在下載bitstream之前需要加載加密初始向量，在完成初始向量加載之后開始下載加密數(shù)據(jù)，每4組32 bits數(shù)據(jù)進行解密一次。圖7為將密文解密輸出放大圖，例如當加載的密文為F7F66641時，可以看出解出的明文為00000000，完成數(shù)據(jù)解密。

圖3 EFUSE存儲陣列

圖4 EFUSE寫接口時序

圖5 EFUSE讀接口時序

圖6 加載加密KEY

圖7 解密數(shù)據(jù)

5 小結(jié)

本文基于AES算法，設計了高效安全的配置模式，分別采用SRAM和EFUSE兩種存儲器存儲Encryption KEY，實現(xiàn)高效存儲；采用不同解密模式對加密數(shù)據(jù)進行更安全的解密處理，將 Encrypted bitstream更靈活地下載到FPGA內(nèi)的配置SRAM中，實現(xiàn)了具有高效、安全、兼容性強等特點的FPGA配置模式。

[1]Joan Daemen,Vincent Rijmen.高級加密標準（AES）算法——Rijndael的設計[M].谷大武，徐勝波，譯.北京：清華大學出版社，2003:65-72.

[2]胡向東，魏琴芳，著.應用密碼學教程[M].北京：電子工業(yè)大學，2005:78-94.

[3]Rabaey,JM.數(shù)字集成電路——電路、系統(tǒng)與設計 (第二版)[M].周潤德，等譯.北京：電子工業(yè)出版社，2004: 319-357.

[4]VAND G.Using march test to test SRAM[J].IEEE Design &Test,1993,10(1):8-14.

[5]崔建雙，李鐵克，張文新.對稱加密算法Rijndael及其編程實現(xiàn)[J].計算機工程，2004，13:5-10.

Design of an FPGA-based Efficient and Safe Configuration Mode

ZHUANG Xueya1,WANG Xinghong1,YAN Hua2

（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi214072,China；2.East Technologies,inc.Wuxi214072,China）

With the application field of FPGA constantly expanding,researches of downloading bitstream securely and reliably are also expanding.In the paper develops an FPGA-based circuit based on AES algorithm using SRAM and EFUSE storage to store Encryption KEY and two kinds of decryption circuits.The new design downloads the encryption bitstream to SRAM within the FPGA more efficiently,securely and flexibly.The new design is proved to be feasible and practical after the analysis of corresponding digital simulation waveform.

AES algorithm;SRAM;EFUSE;FPGA;configuration;encryption

TN402

A

1681-1070（2017）04-0020-04

莊雪亞（1986—），男，江蘇江陰人，本科，工程師，研究方向為千萬門級FPGA設計與驗證。

2016-12-02