劉寧，馬洪濤，王曉君

(河北科技大學(xué) 信息科學(xué)與工程學(xué)院，石家莊 050000)

ARM+FPGA的雙模導(dǎo)航接收機(jī)硬件平臺(tái)設(shè)計(jì)

劉寧，馬洪濤，王曉君

(河北科技大學(xué) 信息科學(xué)與工程學(xué)院，石家莊 050000)

衛(wèi)星導(dǎo)航系統(tǒng)能夠?yàn)閺V大用戶提供全天時(shí)、全天候、高精度的導(dǎo)航、定位和授時(shí)服務(wù)。本文介紹一種基于ARM+FPGA架構(gòu)的GPS/BDS雙模導(dǎo)航接收機(jī)的設(shè)計(jì)方法。該設(shè)計(jì)分為3部分：射頻部分電路設(shè)計(jì)、FPGA部分電路設(shè)計(jì)和ARM電路設(shè)計(jì)。其中,射頻部分主要完成GPS/L1頻點(diǎn)、BD2/B1以及B3頻點(diǎn)衛(wèi)星信號(hào)的下變頻及采樣。FPGA部分做信號(hào)處理，ARM負(fù)責(zé)信息處理。經(jīng)過測(cè)試，此設(shè)計(jì)是可行的，能夠達(dá)到導(dǎo)航接收機(jī)對(duì)于定位和授時(shí)精度的要求。

導(dǎo)航接收機(jī)；ARM；FPGA；信號(hào)

引 言

衛(wèi)星導(dǎo)航系統(tǒng)現(xiàn)已發(fā)展為人類活動(dòng)和促進(jìn)社會(huì)發(fā)展的重要基礎(chǔ)設(shè)施。目前，世界上正在運(yùn)行的有美國(guó)的GPS系統(tǒng)、俄羅斯的GLONASS系統(tǒng)、我國(guó)的北斗導(dǎo)航系統(tǒng)[1]。

雖然說，衛(wèi)星導(dǎo)航系統(tǒng)能提供全球、全天候、連續(xù)和高精度的服務(wù)，但是，由于信號(hào)容易受到外界干擾以及由遮蔽引起的衛(wèi)星信號(hào)中斷，從而使得導(dǎo)航接收機(jī)在某時(shí)、某地不能完成定位功能。從中國(guó)方面看，GPS和BD2間的相互融合成為發(fā)展趨勢(shì)，雙星座兼容機(jī)在定位的可靠性、準(zhǔn)確性方面將大大提高。目前，國(guó)內(nèi)已經(jīng)出現(xiàn)很多雙模導(dǎo)航接收機(jī)，但大多數(shù)是DSP+FPGA架構(gòu)的導(dǎo)航接收機(jī)，外圍接口比較單一，標(biāo)準(zhǔn)化和通用性做的不好，而且功耗較大[2]。而本課題研制的ARM+FPGA架構(gòu)的導(dǎo)航接收機(jī)，在滿足性能的同時(shí)，還具有較低的成本和功耗，可以移植操作系統(tǒng)，支持現(xiàn)有DSP和FPGA接收機(jī)的程序移植，還具有強(qiáng)大的網(wǎng)絡(luò)功能，功能更強(qiáng)大，能夠應(yīng)用于各個(gè)領(lǐng)域。因此在市場(chǎng)上該接收機(jī)將有更強(qiáng)的競(jìng)爭(zhēng)力。

1 基于ARM+FPGA的雙模導(dǎo)航接收機(jī)硬件平臺(tái)設(shè)計(jì)方案

該導(dǎo)航接收機(jī)需要完成雙衛(wèi)星系統(tǒng)3頻點(diǎn)的組合定位、導(dǎo)航和授時(shí)服務(wù)，基于這樣的特點(diǎn)，射頻前端采用集成度高、成本低、體積小且功耗低的專用集成芯片來對(duì)接收到的衛(wèi)星信號(hào)進(jìn)行下變頻、濾波、采樣、A/D變換輸出數(shù)字中頻信號(hào)[3]。在基帶信號(hào)處理部分來復(fù)制出與接收到的衛(wèi)星信號(hào)相一致的載波和偽碼信號(hào)，需要完成大量并行的實(shí)時(shí)運(yùn)算，需要多個(gè)信號(hào)通道，因此本設(shè)計(jì)中選用了FPGA來實(shí)現(xiàn)對(duì)衛(wèi)星信號(hào)的捕獲跟蹤，并且從中獲得測(cè)量值以及導(dǎo)航電文[4]。在導(dǎo)航解算部分需要在短時(shí)間內(nèi)處理大量的數(shù)據(jù)，進(jìn)行各種復(fù)雜運(yùn)算來解算出用戶的位置、速度和時(shí)間等信息，且還要兼顧功耗、成本以及功能擴(kuò)展性[5]。經(jīng)上述分析，該設(shè)計(jì)選用了ARM芯片來實(shí)現(xiàn)，最后將解算結(jié)果輸出到上位機(jī)。該導(dǎo)航接收機(jī)的總體結(jié)構(gòu)圖如圖1所示。

圖1 雙模導(dǎo)航接收機(jī)總體結(jié)構(gòu)框圖

2 單元電路設(shè)計(jì)

該接收機(jī)硬件電路主要包括射頻前端、基帶信號(hào)處理模塊、導(dǎo)航解算處理以及GPMC接口電路的設(shè)計(jì)。

2.1 射頻前端設(shè)計(jì)

此導(dǎo)航接收機(jī)需要接收雙衛(wèi)星系統(tǒng)3頻點(diǎn)的衛(wèi)星信號(hào)，為了適應(yīng)它的多頻點(diǎn)要求，且把一路輸入的衛(wèi)星中頻信號(hào)能量分成3路相等的能量輸出，選用了功分器芯片SCA-4-20+。從功分器出來的3路信號(hào)每一路信號(hào)都需要經(jīng)過一個(gè)聲表面濾波器，利用不同頻帶濾波器的選頻特性，選用的濾波器為TA0967A和TA08，可以把BD2的B1/B3頻點(diǎn)和GPS的L1頻點(diǎn)的衛(wèi)星信號(hào)過濾出來，分別輸出給3塊射頻芯片。

根據(jù)設(shè)計(jì)要求，選用的射頻信號(hào)處理芯片為SFM953DEQ，該芯片可以接收BD2的B1/B3、GPS/L1這3個(gè)頻點(diǎn)的衛(wèi)星信號(hào)，并且可以按照不同衛(wèi)星系統(tǒng)信號(hào)的特點(diǎn)，通過接口進(jìn)行設(shè)置，設(shè)定不同的帶寬和晶振頻率，對(duì)這3個(gè)頻點(diǎn)的信號(hào)進(jìn)行下變頻、濾波、中頻采樣處理。射頻前端的功能框圖如圖2所示。

圖2 射頻前端功能框圖

2.2 基帶信號(hào)處理模塊設(shè)計(jì)

本設(shè)計(jì)中選用了Virtex-5系列的FPGA為基帶信號(hào)處理部分的主控芯片。這款芯片有豐富的I/O資源，還有6個(gè)PLL時(shí)鐘發(fā)生器的增強(qiáng)型時(shí)鐘管理模塊，核心頻率可以達(dá)到幾百兆，完全滿足各通信接口的時(shí)鐘要求。

基帶信號(hào)處理模塊主要包括FPGA、JTAG接口、Flash、復(fù)位接口以及時(shí)鐘電路等[6]，其硬件結(jié)構(gòu)框圖如圖3所示。FPGA選用的是Virtex-5系列的XC5VLX155_FFG1153,根據(jù)芯片型號(hào)和設(shè)計(jì)要求選用了Flash芯片，型號(hào)為XCF128XFTG64C，內(nèi)部存儲(chǔ)空間有128 M B。該芯片不僅具備電子可擦除可編程的性能，還具有非常先進(jìn)的寫保護(hù)機(jī)制。

圖3 基帶信號(hào)處理模塊硬件框圖

2.3 導(dǎo)航解算處理模塊設(shè)計(jì)

本設(shè)計(jì)中導(dǎo)航解算處理部分的主控芯片選用的是ARM A8系列的AM3354。它的主頻最高可以達(dá)到1 GHz，自身運(yùn)算速度較快，精度較高，自帶通用存儲(chǔ)器控制器GPMC和外部存儲(chǔ)器接口EMIF，可與FPGA、SDRAM等實(shí)現(xiàn)無縫連接[7]，該設(shè)計(jì)中使用了具有更高運(yùn)行效能和更低電壓的存儲(chǔ)器DDR3，它還具有更高的外部數(shù)據(jù)傳輸率。該芯片還支持Linux, Android和高級(jí)操作系統(tǒng)HLOS，同時(shí)自身還帶有多達(dá)2個(gè)網(wǎng)口、串口、音頻串行端口、LCD控制器等，大大滿足了用戶對(duì)接收機(jī)的功能擴(kuò)展。

導(dǎo)航解算處理模塊硬件電路主要包括時(shí)鐘電路、調(diào)試使用的JTAG接口、存儲(chǔ)DDR3接口、復(fù)位以及LCD顯示屏接口電路等。其硬件電路結(jié)構(gòu)框圖如圖4所示。

圖4 導(dǎo)航解算處理模塊硬件框圖

2.4 GPMC接口電路設(shè)計(jì)

AM3354自帶的GPMC是一個(gè)內(nèi)存控制器，可支持異步或同步8位、16位存儲(chǔ)器或者閃存設(shè)備，而存儲(chǔ)器或閃存設(shè)備的類型決定了GPMC的控制信號(hào)。本設(shè)計(jì)中利用FPGA來代替外部存儲(chǔ)器，模擬GPMC總線的讀寫時(shí)序，在讀時(shí)序中，F(xiàn)PGA采集的高速信號(hào)在寄存器中存儲(chǔ)完成后，給ARM發(fā)出中斷請(qǐng)求信號(hào)，ARM進(jìn)行讀取操作，從而使CPU的效率大大提高，因此本設(shè)計(jì)利用GPMC總線作為FPGA與ARM的接口來完成高速數(shù)據(jù)的傳輸。

3 測(cè)試結(jié)果

本硬件平臺(tái)制作出來后，為驗(yàn)證本設(shè)計(jì)的正確性，將平臺(tái)上電后進(jìn)行測(cè)試，為了防止因電壓過高而燒毀芯片，在芯片焊接前先用萬用表對(duì)芯片電路所供電壓情況進(jìn)行測(cè)試，然后焊接芯片寫測(cè)試程序?qū)lash、DDR、I/O、串口、總線接口等硬件電路進(jìn)行測(cè)試。驗(yàn)證結(jié)果顯示電壓正常，電路的各個(gè)部分工作正常，通信正常。

結(jié) 語

本文提出了一種雙模導(dǎo)航接收機(jī)的設(shè)計(jì)方案，并根據(jù)此方案設(shè)計(jì)了接收機(jī)的硬件平臺(tái)，編寫了硬件驅(qū)動(dòng)程序，測(cè)試程序、把DSP+FPGA導(dǎo)航接收機(jī)程序移植到該平臺(tái)，完成了捕獲跟蹤以及定位解算[8]。經(jīng)多次測(cè)試，該接收機(jī)工作穩(wěn)定、精度較高、功耗較低，且通過串口與上位機(jī)軟件相結(jié)合，能明顯直觀地為用戶提供精確的位置和時(shí)間服務(wù)。本文設(shè)計(jì)的雙模導(dǎo)航接收機(jī)在實(shí)現(xiàn)定位、測(cè)速、授時(shí)的同時(shí)，還具有體積低、成本低，擴(kuò)展性、通用性超強(qiáng)等特點(diǎn)、可被應(yīng)用于導(dǎo)航相關(guān)的各個(gè)領(lǐng)域。

[1] 武虎子,南英,付瑩珍.國(guó)內(nèi)外衛(wèi)星導(dǎo)航技術(shù)發(fā)展綜述[J].現(xiàn)代防御技術(shù),2008,36(5):46-51.

[2] 唐斌,劉富,張益青.GNSS接收機(jī)發(fā)展趨勢(shì)與研究思路分析[J].導(dǎo)航天地,2011(s1):82-84.

[3] 張北南.基于ARM的三模導(dǎo)航接收機(jī)基帶技術(shù)研究與實(shí)現(xiàn)[D].北京：北方工業(yè)大學(xué),2014.

[4] 謝鋼. GPS 原理與接收機(jī)設(shè)計(jì)[M]. 北京：電子工業(yè)出版社,2009.

[5] 薛濤,趙偉,李榮冰,等.北斗導(dǎo)航接收機(jī)的硬件設(shè)計(jì)與實(shí)現(xiàn)[J].航天控制,2015,33(1):94-98.

[6] 劉競(jìng)超,鄧中亮.基于ARM+FPGA北斗接收機(jī)設(shè)計(jì)[J].軟件,2012,33(12):38-40.

[7] 時(shí)東飛.基于FPGA及ARM核的GPS信號(hào)處理平臺(tái)的設(shè)計(jì)及實(shí)現(xiàn)[D].上海：上海交通大學(xué),2012.

[8] Akopian D.Fast FFT based GPS Satellite Acquisition Methods[J].IEEE Proceedings on Radar,Sonar & Navigation,2005,152(4):277-286.

劉寧(在讀研究生)、王曉君(教授)，主要研究方向?yàn)樾l(wèi)星應(yīng)用技術(shù);馬洪濤(副教授)，主要研究方向智能化儀器儀表、電力電子技術(shù)。

Hardware Platform Design of Dual-mode Navigation Receiver Based on ARM+FPGA

Liu Ning,Ma Hongtao,Wang Xiaojun

(Hebei University of Science&Technology,Shijiazhuang,050000,China)

The satellite navigation system is able to provide the broad masses of users throughout the day,all-weather,high precision of the navigation,positioning and timing services.In the paper,a design scheme and implementation of GPS/BDS dual-mode navigation receiver based on ARM+FPGA is introduced.The design is divided into three parts,such as the radio frequency circuit design,FPGA and ARM circuit design.The satellite signal of GPS L1 and BD2 B1 and B3 frequency point is amplified,down-converted and sampled by the radio frequency circuit.The signal is processed by the FPGA and the information is processed by ARM.The experiment results show that the design is feasible,and it can meet the accuracy requirement of the navigation receiver for positioning and timing.

navigation receiver;ARM;FPGA;signal

TN965.5

A

迪娜

2016-11-14)