基于InP HBT的5 GS/s采樣保持電路設(shè)計(jì)

羅寧，張有濤，李曉鵬，張敏

（南京電子器件研究所，南京211111）

基于InP HBT的5 GS/s采樣保持電路設(shè)計(jì)

羅寧，張有濤，李曉鵬，張敏

（南京電子器件研究所，南京211111）

基于0.7 μm、ft=280 GHz的InP HBT工藝設(shè)計(jì)了一種雙開(kāi)關(guān)寬帶超高速采樣保持電路。芯片面積1.5 mm×1.8 mm，總功耗小于2.1 W。仿真結(jié)果表明，電路可以在5 GS/s采樣速率下正常工作。當(dāng)采樣速率分別為5 GS/s和1 GS/s時(shí)，在輸入信號(hào)功率為4 dBm的情況下，采樣帶寬分別為16 GHz和20 GHz；在輸入信號(hào)功率為4 dBm且其頻率小于5 GHz的情況下，電路的SFDR分別不低于43 dBc和50 dBc。

采樣保持電路；超高速；寬帶；磷化銦；異質(zhì)結(jié)雙極晶體管

1 引言

模數(shù)轉(zhuǎn)換器（ADC）是模擬信號(hào)到數(shù)字信號(hào)的橋梁，被廣泛應(yīng)用于現(xiàn)代先進(jìn)的電子系統(tǒng)。在無(wú)線通信技術(shù)飛速發(fā)展的今天，ADC不斷向超高速方向發(fā)展，成為影響電子系統(tǒng)性能優(yōu)劣的關(guān)鍵因素[1]。采樣保持電路（THA）是ADC中最關(guān)鍵的部分，使模擬信號(hào)在轉(zhuǎn)換為數(shù)字編碼輸出時(shí)保持不變，可以降低由于轉(zhuǎn)換時(shí)鐘沿偏離理想位置所引起的誤差[2]。THA的速率和精度決定了整個(gè)ADC的速率和分辨率[3]。本文介紹了采樣保持電路的整體結(jié)構(gòu)、雙開(kāi)關(guān)THA的電路設(shè)計(jì)、輸入輸出緩沖電路的設(shè)計(jì)方法和時(shí)鐘模式選擇器CMS的工作原理。

2 電路設(shè)計(jì)

2.1 采樣保持電路整體結(jié)構(gòu)

本文設(shè)計(jì)的采樣保持電路框圖如圖1所示。電路包括輸入緩沖器、輸出緩沖器、2個(gè)采樣保持電路核THA1和THA2、2個(gè)時(shí)鐘緩沖器CK1和CK2和1個(gè)時(shí)鐘模式選擇器CMS。其中THA1和THA2是主從式結(jié)構(gòu)，分別由CK1和CK2控制。而CK1和CK2的時(shí)鐘輸入信號(hào)由時(shí)鐘模式選擇器（CMS）控制。電路的全差分主從式結(jié)構(gòu)方便性能指標(biāo)的分別優(yōu)化，主模塊(Master block)主要負(fù)責(zé)優(yōu)化線性度、帶寬，減少抖動(dòng)，從模塊(Slave block)負(fù)責(zé)提高隔離度。

圖1 采樣保持電路框圖

2.2 雙開(kāi)關(guān)THA電路

傳統(tǒng)開(kāi)關(guān)射極跟隨器THA的簡(jiǎn)化電路如圖2所示。圖2在結(jié)構(gòu)上最大的缺陷是保持模式下的饋通效應(yīng)。饋通由采樣開(kāi)關(guān)管的固有寄生電容CBE引起，可以通過(guò)在采樣開(kāi)關(guān)的輸出端和差分輸入端之間加去耦電容CFF的辦法來(lái)抑制饋通，但是這種抑制的效果取決于CBE和CFF的匹配程度[4]。另外，CBE的非線性會(huì)削弱匹配程度，帶來(lái)非線性信號(hào)的饋通，這更加減弱了CFF抑制饋通的效果。傳統(tǒng)開(kāi)關(guān)射極跟隨器THA也會(huì)因?yàn)殚_(kāi)關(guān)操作導(dǎo)致的采樣電容CH上采樣電壓值的變化而引入基座誤差（Pedestal Error）。

圖2 傳統(tǒng)THA的簡(jiǎn)化電路圖

與傳統(tǒng)THA相比，本文設(shè)計(jì)的THA可以在保持模式下關(guān)斷輸入緩沖器與采樣開(kāi)關(guān)之間的通路，從而提高了隔離度，有效抑制饋通，并通過(guò)增加反饋緩沖器來(lái)消除基座誤差。

THA1和THA2的實(shí)現(xiàn)電路如圖3所示。在采樣周期，控制端T為高電位，H為低電位，Q2、Q3打開(kāi)，Q1、Q4關(guān)閉，RL、Q3、Q5支路和RD、Q2、Q6支路有電流。輸入信號(hào)通路連接真負(fù)載RL，采樣開(kāi)關(guān)管Q7對(duì)輸入信號(hào)進(jìn)行采樣。在保持周期，H為高電位，T為低點(diǎn)位，Q2、Q3關(guān)閉，Q1、Q4打開(kāi)，RD、Q1、Q5支路和RL、Q4、Q6支路有電流。輸入信號(hào)通路連接偽負(fù)載RD，輸入信號(hào)與采樣開(kāi)關(guān)徹底斷開(kāi)，從根本上抑制了饋通。

圖3中的反饋緩沖器B1可以有效地消除基座誤差。沒(méi)有B1的電路從采樣態(tài)切換到保持態(tài)時(shí)，采樣管Q7基極電壓的共模電平從采樣態(tài)的VCM1下降到保持態(tài)的VCM2。在保持態(tài)，為了提高隔離度，輸入信號(hào)與真負(fù)載RL斷開(kāi)，RL上的差分電流衰減為零，開(kāi)關(guān)管的輸入差分電壓衰減為零。最終，開(kāi)關(guān)管的輸入差分電壓（Vb+和Vb-）在從采樣態(tài)到保持態(tài)切換時(shí)經(jīng)歷不同的跳變。沒(méi)有反饋緩沖器B1時(shí)從采樣態(tài)切換到保持態(tài)的Vb+和Vb的變化曲線如圖4(a)所示。不同的跳變?chǔ)1和ΔV2必將導(dǎo)致基座誤差的產(chǎn)生。

圖3 雙開(kāi)關(guān)THA簡(jiǎn)化電路圖

當(dāng)THA加上反饋緩沖器B1后，在保持周期，RL、Q3、Q5支路為RL提供的電流變?yōu)榱?，但是，由RL、Q4、Q6組成的反饋支路將為RL提供和采樣周期電流一樣的電流。因此，開(kāi)關(guān)管的輸入差分電壓在切換時(shí)沒(méi)有改變。有反饋的THA從采樣態(tài)切換到保持態(tài)的Vb+和Vb-的變化曲線如圖4(b)所示。在圖4(b)中，Vb+和Vb-都經(jīng)歷了相同的跳變電壓ΔV后到達(dá)低的共模電壓VCM2。基座誤差被明顯抑制。

圖4 雙開(kāi)關(guān)THA的開(kāi)關(guān)管輸入信號(hào)

圖3中，采樣電容CH及開(kāi)關(guān)射級(jí)跟隨電流ISEF是雙開(kāi)關(guān)型THA電路的重要設(shè)計(jì)參數(shù)，盡管本文采用的開(kāi)關(guān)射極跟隨器（SEF）結(jié)構(gòu)有足夠的開(kāi)關(guān)速度和較高的線性度，但是SEF依然有結(jié)構(gòu)上的局限性。由參考文獻(xiàn)[5]可知，SEF的總諧波失真（THD）可以表示為：

fin為輸入信號(hào)的頻率，CH為保持電容，ISEF為SEF的偏置電流，A為輸入信號(hào)的擺幅。本文設(shè)計(jì)指標(biāo)是輸入信號(hào)在奈奎斯特頻率內(nèi)，輸入信號(hào)擺幅為1 VPP時(shí)，總諧波失真（THD）不大于-40 dB。指標(biāo)確立后，由式（1）可知，THD為CH和ISEF的函數(shù)。增大CH會(huì)減小信號(hào)失真，但同時(shí)會(huì)減小帶寬。

ISEF也可由公式（2）確定：

tHOLD是單個(gè)采樣周期保持態(tài)的時(shí)長(zhǎng)，tST是建立時(shí)間。

綜合考慮帶寬、線性度、功耗、噪聲、下垂率等指標(biāo)要求，最終本設(shè)計(jì)選擇CH為300 fF，ISEF約為8.9 mA。

2.3 輸入緩沖電路

輸入緩沖電路的設(shè)計(jì)要求是大帶寬、低噪聲、高線性度。圖5為本文的輸入緩沖電路。輸入端上拉50 Ω到地實(shí)現(xiàn)匹配，第一級(jí)起電平移位的作用，第二級(jí)主要負(fù)責(zé)提高線性度。非線性的產(chǎn)生是由于電路的增益隨輸入直流電平的變化而發(fā)生改變。即當(dāng)晶體管基極直流電平發(fā)生變化，其VCE的值會(huì)隨之改變，使晶體管的工作區(qū)域發(fā)生改變，導(dǎo)致了電路的非線性。本文提高線性度的方法如圖5所示，Q1和Q2的基極電壓均隨輸入信號(hào)變化而變化，三極管的VBE始終不變，因此Q1的VE即Q2的VC也隨輸入信號(hào)變化而變化，使得Q2的VCE保持不變，確保了Q2的增益不發(fā)生變化，有效提高了線性度。

圖5 輸入緩沖電路結(jié)構(gòu)圖

2.4 輸出緩沖電路

輸出緩沖電路的結(jié)構(gòu)如圖6所示。其主要作用是隔離并驅(qū)動(dòng)后級(jí)電路。第二級(jí)與第三級(jí)與輸入緩沖器的第二級(jí)類似，第二級(jí)通過(guò)電容負(fù)反饋拓展帶寬，最后一級(jí)采用大尺寸晶體管提供大電流以驅(qū)動(dòng)負(fù)載。輸出端上拉50 Ω到地用以匹配負(fù)載。

圖6 輸出緩沖電路結(jié)構(gòu)圖

2.5 時(shí)鐘模式選擇電路（CMS）

由圖1可知，時(shí)鐘緩沖模塊CK1和CK2均由時(shí)鐘模式選擇電路CMS控制。CMS有cms、cmb兩個(gè)控制端，一共有4個(gè)控制態(tài)。CMS的真值表如表1所示。當(dāng)cms接地、cmb懸空時(shí)，CK1和CK2控制THA1和THA2工作在全Track態(tài)，沒(méi)有采樣保持的作用；當(dāng)cms接vee、cmb懸空時(shí)，CK1和CK2分別輸入兩種不同的時(shí)鐘輸入信號(hào)ck1和ck2；當(dāng)cmb接地、cms為任意態(tài)時(shí)，CK1的時(shí)鐘輸入信號(hào)為ck1，CK2控制THA2工作于采樣態(tài)，這種工作模式多用于測(cè)試；當(dāng)cms和cmb均懸空時(shí)，CK1和CK2輸入頻率相同，相位相差180°的時(shí)鐘輸入信號(hào)，此工作模式為電路最常用的模式。在最后一種工作模式下，時(shí)鐘周期被劃分為兩段，前半周期THA2采樣THA1保持態(tài)的輸出信號(hào)，后半周期THA2保持本級(jí)前半周期的信號(hào)。整個(gè)采樣保持電路只輸出保持模式的信號(hào)，方便了后級(jí)ADC電路的編譯工作。

表1 時(shí)鐘控制模塊（CMS）真值表

3 仿真結(jié)果

電路采用0.7 μm InP HBT的工藝進(jìn)行流片，芯片面積為1.5 mm×1.8 mm（包含壓點(diǎn)），圖7為芯片版圖。芯片供電VEE為-5.2 V，總功耗小于2.1 W。圖8為在5 GS/s采樣速率下，輸入擺幅為1 VPP、頻率為1.3 GHz的正弦信號(hào)時(shí)的輸出波形。圖8從時(shí)域上表明電路實(shí)現(xiàn)了跟蹤保持的功能。

圖7 芯片版圖

圖9為5 GS/s采樣速率下，輸入不同輸入功率時(shí)的采樣帶寬。由圖9可得，在5 GS/s的采樣速率下，電路的采樣帶寬為16 GHz。圖10為1 GS/s采樣速率下，輸入差分功率為4 dBm時(shí)的采樣帶寬。由圖10可知，在1 GS/s的采樣速率下，電路的采樣帶寬為20 GHz。

圖9 5 GS/s速率下不同輸入功率時(shí)的采樣帶寬

圖10 1 GS/s速率下輸入差分功率4 dBm時(shí)的采樣帶寬

圖11為5 GS/s采樣速率下，不同輸入功率下的無(wú)雜散動(dòng)態(tài)范圍（SFDR）曲線。由圖11可知，輸入1 VPP峰峰值信號(hào)（功率為4 dBm），當(dāng)輸入頻率在5 GHz以內(nèi)，SFDR不低于43 dBc，在整個(gè)帶寬范圍內(nèi)，SFDR不低于30 dBc。輸入0.5VPP峰峰值信號(hào)（功率為-2dBm），當(dāng)輸入頻率在5 GHz以內(nèi)時(shí)，SFDR不低于52 dBc，在整個(gè)帶寬范圍內(nèi)，SFDR不低于42 dBc。

圖12為1 GS/s采樣速率下，輸入差分功率為4 dBm的SFDR曲線。由圖12可知，輸入1 VPP峰峰值信號(hào)，當(dāng)輸入頻率在5 GHz以內(nèi)時(shí)，SFDR不低于50 dBc。

圖11 5 GS/s下的無(wú)雜散動(dòng)態(tài)范圍（SFDR）曲線圖

圖12 1 GS/s下輸入差分功率4 dBm的無(wú)雜散動(dòng)態(tài)范圍（SFDR）曲線圖

4 結(jié)論

本文采用0.7 μm InP HBT工藝，設(shè)計(jì)了一種基于雙開(kāi)關(guān)結(jié)構(gòu)的兩級(jí)全差分采樣保持電路，可有效抑制饋通，減小基座誤差。仿真結(jié)果表明，電路可以在5 GS/s采樣速率下正常工作。當(dāng)采樣速率分別為5 GS/s和1 GS/s時(shí)，在輸入信號(hào)功率為4 dBm的情況下，采樣帶寬分別為16GHz和20GHz；在輸入信號(hào)功率為4 dBm且其頻率小于5 GHz的情況下，電路的SFDR分別不低于43 dBc和50 dBc。

[1]J Deza,A Ouslimani.70 GSa/s and 51 GHz bandwidth track-and-hold amplifier in InP DHBT process[J]. ELECTRONICS LETTERS,2013,49(6).

[2]潘星.一種基于SiGe BiCMOS的高速采樣/保持電路的設(shè)計(jì)[D].重慶大學(xué)，2009.

[3]J Lee.A 6-b 12-GSample/s Track-and-Hold Amplifier in InP DHBTTechnology[J].ISSC,2003,38(9).

[4]H Dinc.A 1.2 GSample/s Double-Switching CMOS THA With-62 dB THD[J].IEEE JSSC,2009,44(3).

[5]J Dezaand,A Ouslimani.A 4 GSa/s,16-GHz Input bandwidth Master-Slave Track-and-Hold Amplifier in InP DHBT technology[C].The 20thTelecommunications forum TELFOR 2012,2012,Serbia.

Design of 5 GS/s Track-and-Hold Amplifier in InP HBT Technology

LUO Ning,ZHANG Youtao,LI Xiaopeng,ZHANG Min
（Nanjing Electronic Device Institute,Nanjing 211111,China）

The paper presents a double-switching,wide bandwidth,ultra-high speed track-and-hold circuit in 0.7 μm InP heterojunction bipolar transistor(HBT)technology.The area of the circuit is 1.5 mm×1.8 mm and the power consumption is no more than 2.1 W.Simulation results show that the proposed track-and-hold circuit is capable of operating under 5 GS/s.When the sampling rate is 5 GS/s and 1 GS/s with the input signal power being 4 dBm，the circuit sampling bandwidth is 16 GHz and 19 GHz,respectively.If the input signal power is 4 dBmandthe inputsignalfrequencyislessthan 5 GHz，the SFDRofthe circuitisno lessthan 43 dBc and 50 dBc.

Track-and-Hold Amplifier(THA);ultra-high speed;wide bandwidth;InP;HBT

TN402

A

1681-1070（2017）05-0020-04

羅寧（1992—），女，湖北襄陽(yáng)人，2014年畢業(yè)于華中科技大學(xué)光學(xué)與電子信息學(xué)院，獲學(xué)士學(xué)位，現(xiàn)為南京電子器件研究所在讀碩士研究生，研究方向?yàn)楦咚贁?shù)字電路和模數(shù)混合信號(hào)電路設(shè)計(jì)。

2017-2-7