陳忠盟

（上海楷登電子科技有限公司）

淺析大規(guī)模集成電路中信號(hào)延遲的問題

陳忠盟

（上海楷登電子科技有限公司）

本文以上?？请娮涌萍加邢薰荆–adence）的時(shí)序分析工具（Tempus）為例，淺析集成電路設(shè)計(jì)行業(yè)對(duì)信號(hào)延遲的分析和處理方法。主要包含兩部分：第一部分是對(duì)基本信號(hào)延遲（Basic Delay）的淺析，包括傳統(tǒng)方法的信號(hào)延遲的計(jì)算方法和現(xiàn)階段業(yè)界廣泛應(yīng)用的等價(jià)波形模型的計(jì)算方法。第二部分是對(duì)噪聲引起的增量信號(hào)延遲（Incremental Dealy）的淺析，解釋了增量信號(hào)延遲的影響，以及常用的解決方案。

大規(guī)模集成電路；基本信號(hào)延遲；增量信號(hào)延遲；信號(hào)完整性

0 引言

隨著信息的迅猛發(fā)展，集成電路也經(jīng)歷了多個(gè)階段的發(fā)展，集成度越來越高，規(guī)模在百萬門級(jí)的芯片已經(jīng)是家常便飯。隨著工藝尺寸的不斷加深和芯片時(shí)鐘頻率的加快，以及芯片的正常工作電壓的不斷降低，專用集成電路和片上系統(tǒng)設(shè)計(jì)者遇到了越來越多的挑戰(zhàn)。而信號(hào)延遲的計(jì)算在芯片設(shè)計(jì)中扮演著越來越重要的角色，決定著芯片能不能正常工作。

1 基本信號(hào)延遲（Basic Delay）

對(duì)于基本信號(hào)延遲的計(jì)算方法，通常用下面的函數(shù)公式來計(jì)算，其中輸入信號(hào)轉(zhuǎn)變時(shí)間（slew）由芯片的端口（Port）開始，通過組合邏輯單元或時(shí)序邏輯單元一級(jí)一級(jí)傳輸過來，這些邏輯單元對(duì)信號(hào)轉(zhuǎn)變時(shí)間起收斂作用，這個(gè)收斂的特性由工藝庫決定；而對(duì)于輸出的負(fù)載（loading）主要是互聯(lián)線的電容和門級(jí)邏輯的輸入端的電容之和。

Basic_delay = f（Slew）&（Loading）

但是隨著新工藝的發(fā)展，特別是28nm以下的工藝制程，這種計(jì)算公式的計(jì)算精度沒法滿足新工藝的需求，量產(chǎn)率得不到保證。為了得到更加精確的信號(hào)延遲值，新工藝需要把精確的信號(hào)波形形狀考慮在內(nèi)。而等價(jià)波形模型（EWM）就是為了滿足這種需求；等價(jià)波形模型是基于邏輯單元輸入端的波形形狀來計(jì)算邏輯單元的信號(hào)延遲，并且調(diào)整互連線的信號(hào)延遲。這種信號(hào)延遲的調(diào)整彌補(bǔ)了因?yàn)橄乱患?jí)邏輯單元缺失信號(hào)波形形狀信息導(dǎo)致信號(hào)延遲計(jì)算的誤差。相對(duì)于電路模擬仿真模型（SPICE），等價(jià)波形模型提供了一種更加精確的技術(shù)手段。

波形形狀對(duì)信號(hào)延遲有著顯著的影響，在傳統(tǒng)的方案，使用一個(gè)單一的預(yù)驅(qū)動(dòng)波形模擬邏輯單元輸入端的信號(hào)轉(zhuǎn)變時(shí)間來計(jì)算邏輯單元的輸出值，如果電路中實(shí)際驅(qū)動(dòng)器件的驅(qū)動(dòng)特性不同于用來描述庫邏輯單元的輸入波形時(shí)，這種方法容易出現(xiàn)錯(cuò)誤；通過保存實(shí)際波形并且在邏輯單元輸入端使用就可以顯著提高信號(hào)延遲的精確度。目前上?？请娮涌萍加邢薰荆–adence）的工具（Tempus）使用復(fù)合電流源模型（CCS）和有效電流源模型（ECSM）來進(jìn)行波形傳播和處理波形等價(jià)模型。

如圖1所示，在計(jì)算某一級(jí)邏輯單元信號(hào)延遲的時(shí)候，會(huì)根據(jù)單一輸入信號(hào)轉(zhuǎn)變時(shí)間的值在工藝庫中進(jìn)行查表找值。對(duì)于輸入信號(hào)轉(zhuǎn)變時(shí)間，這個(gè)值來自前一級(jí)邏輯單元真實(shí)波形計(jì)算的輸出值，而這個(gè)輸出值和輸入值的波形特性很可能完全不一樣。其結(jié)果是，波形形狀的差異引起的信號(hào)延遲信息將會(huì)被丟失。

如圖2所示，當(dāng)使用了等價(jià)波形模型后，就會(huì)計(jì)算因?yàn)椴ㄐ涡螤钜鸬男盘?hào)延遲的影響，并且會(huì)把這種信號(hào)延遲的影響添加到互連線的信號(hào)延遲上，這樣提高了整體的信號(hào)延遲信息的準(zhǔn)確性。當(dāng)信號(hào)完整性分析中使用等價(jià)波形模型時(shí)，同樣能提供信號(hào)延遲調(diào)整信息。

2 信號(hào)完整性（SI）對(duì)信號(hào)延遲的影響

由于繞線線寬變小，繞線之間的間距變窄，加上信號(hào)之間耦合電容越來越大，同時(shí)還需要考慮到上下金屬層繞線之間的耦合電容，再加上每個(gè)信號(hào)之間相互的影響，信號(hào)完整性的問題越來越復(fù)雜，噪聲串?dāng)_導(dǎo)致的信號(hào)延遲問題成了芯片設(shè)計(jì)中必須要解決的問題。信號(hào)完整性的問題主要包含兩個(gè)方面，一是因?yàn)樵肼暣當(dāng)_引起的信號(hào)延遲問題（Noise-on-delay），在做芯片時(shí)序分析時(shí)，這些額外的信號(hào)延遲值必須要考慮在內(nèi)。二是因?yàn)樵肼暣當(dāng)_問題導(dǎo)致的邏輯器件功能出故障(Noise-on-failure) ，導(dǎo)致芯片不能正常工作。

2.1 噪聲串?dāng)_模型(Noise model)

在進(jìn)行噪聲串?dāng)_的分析時(shí)，為了能精確模擬噪聲的環(huán)境，我們需要為工具提供每個(gè)邏輯單元的噪聲分析模型。噪聲模型需要具備及一些基本的信息，如邏輯單元的電阻值，邏輯單元輸入端的電容值，邏輯器件的耐噪程度和抗干擾能力的閾值等信息。目前業(yè)界主要支持多種不同格式的噪聲模型，主要有CdB噪聲庫、基于復(fù)合電流源模型的噪聲庫（CCS-N）、基于有效電流源模型的噪聲庫（ECSM-SI）和用戶自定義噪聲庫（UDN）。

圖1 不帶等價(jià)波形模型的信號(hào)延遲的計(jì)算

圖2 帶等價(jià)波形模型的信號(hào)延遲的計(jì)算

2.2 噪聲串?dāng)_引起的延遲（Noise-on-Delay）

在芯片設(shè)計(jì)里面，芯片的正常工作與否是通過時(shí)序分析來保證的，通過時(shí)序的約束，保證了芯片信號(hào)能在規(guī)定的時(shí)間內(nèi)提前準(zhǔn)備好（Setup Time），同時(shí)也確保信號(hào)在被正確采樣之前能夠保持足夠時(shí)間長的穩(wěn)定時(shí)間（Hold Time）。因?yàn)樵肼暣當(dāng)_的存在，很可能會(huì)使原本能在規(guī)定時(shí)間到達(dá)的信號(hào)會(huì)被推遲，或者不能保持足夠長的穩(wěn)定時(shí)間供時(shí)序邏輯單元采樣，導(dǎo)致芯片時(shí)序分析不過，從而不能保證芯片流片后能正常工作。

在分析噪聲串?dāng)_對(duì)信號(hào)延遲的影響時(shí)，主要是通過在噪聲串?dāng)_的環(huán)境里，分析每一個(gè)活動(dòng)信號(hào)的信號(hào)延遲和信號(hào)轉(zhuǎn)變時(shí)間的變化。然后根據(jù)信號(hào)的延遲和信號(hào)轉(zhuǎn)化時(shí)間來確定電路中最差狀況下的最短延遲路徑和最長的延遲路徑， 其中最短延遲路徑用來分析時(shí)序里面的保持時(shí)間，而最長的延遲路徑用來分析時(shí)序里面的建立時(shí)間。

2.3 噪聲串?dāng)_引起的器件功能障礙(Glitch)

在芯片設(shè)計(jì)中，引起器件功能障礙主要是因?yàn)槊痰拇嬖?，在做噪音串?dāng)_分析的時(shí)候，一般會(huì)選取設(shè)計(jì)中每個(gè)信號(hào)最差情況的噪聲波形。當(dāng)毛刺的寬度和強(qiáng)度達(dá)到一定的閾值，邏輯器件就有可能會(huì)發(fā)生功能障礙，比如說原本芯片正常工作時(shí)候邏輯功能的輸出值是0，但是在某個(gè)時(shí)刻因?yàn)槊痰脑?，邏輯功能輸出變成?，并且這個(gè)值被時(shí)序邏輯單元采樣到并往后傳遞，這樣會(huì)導(dǎo)致芯片局部功能失?；蛐酒荒苷９ぷ?。一般來說時(shí)序邏輯抗噪聲能力相對(duì)比較強(qiáng)。

2.4 噪聲串?dāng)_的解決方案

噪聲的解決方案有很多種，主要原理是通過減小耦合電容和增強(qiáng)自身的抗干擾能力，這里主要列出了一些常用的方法：走線跳層法，通過減小相同金屬層的并行走線的長度，來減小相互的耦合電容；增大互連線的的驅(qū)動(dòng)能力，減小負(fù)載邏輯的器件大小來增強(qiáng)抗干擾能力；減小繞線附近的耦合電容，加寬自身信號(hào)線的線寬，加大自身與其他信號(hào)線之間的距離，來達(dá)到減小耦合電容；在信號(hào)兩邊添加電源線或是地線，來屏蔽所保護(hù)的信號(hào)（Shielding），這種方法需要比較多的走線資源，所以主要應(yīng)用與時(shí)鐘樹、模擬信號(hào)和其他重要的信號(hào)線。

3 結(jié)束語

本文淺析大規(guī)模集成電路中基本信號(hào)延遲的問題和信號(hào)完整性對(duì)信號(hào)延遲的影響以及相應(yīng)的解決方案，芯片設(shè)計(jì)工程師應(yīng)該根據(jù)實(shí)際的設(shè)計(jì)找到適合自己的解決方案，解決好噪聲帶來的延遲問題和器件功能障礙問題；同時(shí)需要保證芯片的時(shí)序正常工作。

2017-04-23）